8月31日，台积电高性能运算业务开发处处长兼全球 AI 与 HPC 业务开发处长李湘在 SEMI Taiwan 2026 半导体先进制程科技论坛上指出，AI 运算需求每年暴增 5 倍，“算力需求”与“内存带宽墙”正在成为核心瓶颈。为此，台积电推出 HPC 平台，整合先进制程、3DFabric 与硅光子技术，试图从系统层面完成突围。
李湘认为，异质整合是突破算力极限的唯一可行路径。在逻辑制程上，台积电正全面转向纳米片（Nanosheet）架构：继 N2、A16 之后，2028 至 2029 年将进入 A14 等埃米制程节点。其中，3D 堆叠 SoIC 自 2023 年量产以来，互连密度已经比传统 2.5D 高出 56 倍；预计 2026 年推出 N2P-on-N3P，2029 年达到 A14-on-A14，互连间距会进一步微缩到 4.5 微米。
封装侧，CoWoS 也在继续拉大规格。2026 年将量产 5.5 倍光罩版本（搭载 12 颗 HBM3E/4，良率超过 98%），2028 年准备好 9.5 倍光罩技术，2029 年更会迈向超过 14 倍光罩、整合 24 颗 HBM 的超大规格。台积电预估，通过 SoIC 与 CoWoS 的整合，2029 年整体系统算力将达到 2024 年的 50 倍。
内存墙怎么解？关键还是要回到 HBM。HBM 堆叠层数从 8 层、12 层一路向上，进入 HBM4 后带宽将翻倍至 2048-bit。台积电采用 N12 制程打造基础芯片，功耗降低超过 45%，带宽提升 2.5 倍；未来导入 N3 制程后，带宽与能效还会继续提高。预计 2029 年整体内存带宽将大幅成长 34.6 倍。
高频场景下，传统铜线面临严重损耗瓶颈，硅光子学因此成为关键解方。台积电「COUPE」技术通过 SoIC 将电芯片 3D 堆叠到光芯片上；由于接合间距只有 2-4 微米，112Gbps 高频下的传输损耗仅 0.06dB，远低于微凸块的 1.38dB。这样既能大幅降低功耗，也能把延迟缩短到 10-20 奈秒。按规划，2026 年将量产首款 200Gbps 微环调变器，带宽密度为 0.5 Tbps/mm；2030 年则会进一步提升到 4 Tbps/mm。
硅光子的设计门槛并不低，温控、高频毫米波与光路精准对准都是现实难题。为此，台积电推出光学 PDK，通过等效电路让设计者在电子域完成光电共模拟，并通过 DRC、LVS 与热模拟实现全流程自动化，大幅提升 3D IC 的开发与设计效率。李湘强调，台积电已经完整建构先进制程、3DFabric、硅光子与自动化设计生态，这套组合将成为驱动下一波 AI 工业规模化浪潮的核心引擎。 | 
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