JEDEC（国际半导体标准组织）日前正式批准新一代高带宽内存标准 SPHBM4，编号 JESD330-4。
该标准的核心思路是继续采用 HBM4 级别的 DRAM 裸片堆叠，但配以标准封装形态和一条更快的窄位宽 512-bit 接口。目标直指AI算力芯片中最烧钱的一环，即 HBM 居高不下的封装成本。
传统 HBM4 接口拥有 2048 个数据信号引脚，而 SPHBM4 将其大幅削减至 512 个，减少幅度达 75%。
为弥补引脚减少带来的带宽损失，新标准将信号传输速率提升四倍，每引脚速率从约 11 Gbps 提高到约 44 Gbps。
SPHBM4 最大的变革在于封装方式。传统 HBM4 必须通过昂贵的硅中介层与计算芯片连接，并依赖台积电 CoWoS 等先进封装工艺。
而 SPHBM4 可以直接安装在成本更低的标准有机基板上，彻底摆脱对硅中介层和先进封装产能的依赖。
SPHBM4 规范支持的传输速率范围约在 22.4 GT/s 至 46.0 GT/s 之间。在 46 GT/s 接口下，理论峰值带宽约 2.944 TB/s。
容量方面可选用 4 至 16 层 DRAM 堆叠，单片密度 24 Gb 或 32 Gb，最大配置可达 64 GB 单堆栈。
值得一提的是，SPHBM4 对国内本土 AI 芯片产业具有特殊意义。传统 HBM 路线依赖的 CoWoS 级先进封装产能和硅中介层技术，在国内供应链中仍是稀缺资源。
SPHBM4 用标准有机基板替代昂贵的硅中介层，大幅降低了封装门槛。标准披露后，国内半导体厂商表现出极高兴趣，这种介于标准 DRAM 和顶级 HBM 之间的技术恰好符合厂商的需求。
需要注意的是，SPHBM4 不是来取代 HBM4 的，而是在先进封装产能与成本双重承压下给行业多一个选择。
SPHBM4 这类新型存储方案诞生的底层诱因，正是先进封装产能紧缺引发的存储产业供需失衡，该技术路线落地也成为市场结构性变革的直观体现，头部机构同步针对全品类存储市场开展系统性研判。
IDC 发布最新报告指出，DRAM 与 NAND Flash 市场正面临深层结构性转变。
受技术制程排挤与长约绑定影响，整体紧缺预计一路延续至 2027 年第四季。2028 与 2029 年才是新厂产能开出的真正转折点。
自 2026 年起，全球记忆体需求重心已全面从 PC 和智能手机等消费应用转移至服务器、HBM 及企业级 SSD 等AI基础设施。
2026 年因材料成本攀升，传统消费级产品增长严重受压。PC 与智能手机今年出货量预计分别减少 12% 与 14%。
此外，PC 材料成本暴增 2 至 3 倍，使得白牌与低阶市场受创最深。智能手机市场呈现“中低阶低迷、高阶旗舰款存活”的两极格局。
即便全球原厂预计 2027 年将 DRAM 总晶圆产能调升 20%，实质产出仍面临结构性限制。先进制程遭遇产能限制，先进封装排挤效应显著。
随着下世代芯片架构准备导入 LPDDR5 规格的 SOCAMM 技术，到 2027 年 HBM 与 SOCAMM 两项先进封装需求将直接囊括全球超过 30% 的 DRAM 总晶圆产能。
IDC 数据模型显示，2026 至 2027 年间全球 DRAM 实际位元生产增长率将持续低于需求增速。供需缺口将随时间推移进一步加剧。
虽然全球大厂正持续规划新厂，但 2027 年前实质可开出的全新晶圆厂产能极为有限，手机、PC 成本难以出现明显下调。
发表于 2 小时前
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