人工智能（AI）模型和高性能计算（HPC）的增长正在对数据中心互连施加前所未有的需求。传统的铜背板和可插拔光收发器正在触及功耗和带宽极限。现代交换芯片已支持 51.2 Tb/s，路线图显示将达到 100 Tb/s 及以上。每个 GPU 通常需要多个 30W 的可插拔光收发器。扩展至数万个 GPU 将消耗数百兆瓦电力。
与此同时，随着端口数量和数据速率攀升，铜走线在板级距离上难以维持信号完整性，产生插入损耗，需要昂贵的均衡器和重定时器。工程师需要能提供更高每瓦带宽、更低延迟和更好可扩展性的互连方案。
共封装光学（CPO） 通过将光学引擎集成到同一封装内、紧邻交换芯片 ASIC 或加速器，解决了这一瓶颈。通过在硅片附近几毫米处将电信号转换为光，CPO 缩短了铜路径，消除了高功耗 DSP，并使光子引擎能够直接驱动光纤。早期部署案例，如 Broadcom 的 Bailly CPO 交换芯片 ASIC 和 NVIDIA 的 Quantum-X Photonics——后者面向规模扩展 InfiniBand 互连——已展示了显著的功耗节省和带宽密度提升。
什么是共封装光学？
共封装光学指将光收发器和光子组件直接集成到电子集成电路（交换芯片 ASIC 或AI加速器）旁边的同一基板或封装内。与可插拔光学的区别在于：可插拔光学模块位于前面板，通过长 PCB 走线和笼子连接到交换芯片；而 CPO 将光子引擎带到距 ASIC 仅几毫米的位置。更短的电气路径意味着更少的信号损耗、更低的功耗和更高的数据速率。集成方式可以是 2.5D（在硅中介层上）或 3D（使用芯片晶圆上或裸芯片到裸芯片键合等堆叠方法），互连方式包括硅通孔、混合键合或两者的组合。
通过将光学引擎置于电信号源附近，CPO 最大限度地缩短了电气路径长度，改善了信号完整性并降低了功耗[7]。该架构还支持更高的 SerDes 速率（200 Gbit/s 或更高），无需 DSP 重定时器，实现了可插拔前面板方案无法达到的带宽密度。CPO 不同于近封装光学（NPO）：后者将光子引擎置于 PCB 边缘、靠近 ASIC 但仍在封装之外。NPO 相对可插拔方案缩短了路径长度，但未实现光学的完全集成。
CPO 封装的组成
共封装解决方案组合了以下几个核心组件：
交换芯片 ASIC 或加速器： 高端口数、高带宽的硅器件，负责路由或处理数据。Broadcom 的 Tomahawk 6 目标通过 CPO 集成实现 102.4 Tb/s；NVIDIA 的 Quantum-X 目标在 InfiniBand 规模扩展网络中实现 51.2 Tb/s。两者服务不同的网络领域，但都代表了 ASIC 带宽的前沿。
光子集成电路（PIC）： 包含波导、调制器、驱动器和光电探测器的硅光子芯片。调制技术各有不同：早期 CPO 使用马赫-曾德调制器（MZM），NVIDIA 第二代实现使用微环调制器（MRM），该选择有助于实现显著的系统级功耗降低，电吸收调制器（EAM）正在评估中，用于即将到来的 400G 通道。
电子集成电路（EIC）： 包含 SerDes、驱动器、控制逻辑和电源管理的 CMOS 芯片。它通过高速电通道与 ASIC 接口，并控制 PIC。
光学引擎/光源引擎： 将 PIC 和 EIC 与光纤阵列单元组合的模块。每个引擎提供 1.6 T 至 6.4 T 的聚合带宽。Broadcom 的 Bailly CPO 采用围绕 ASIC 的八个 6.4 Tb/s 硅光子引擎。NVIDIA 的量子设计采用基于 TSMC COUPE 工艺制造的 1.6 Tb/s 引擎，并将三个引擎组合成 4.8 Tb/s 的光学子组件（OSA），可拆卸以提高可维护性。
外部光源（ELS）： 为提高可靠性和热管理，激光器通常被移出 ASIC 封装。激光模块通过波导向 PIC 输送光源。Ayar Labs 等厂商为其 TeraPHY 小芯片使用 SuperNova 16 波长激光器。将激光外置简化了冷却并允许冗余配置。
光纤连接与连接器： 密集光纤阵列将光学信号从引擎带到机架。CPO 使用边缘耦合（如 Broadcom 的环氧树脂粘合光纤）或表面耦合（如 NVIDIA 的微透镜方法）。Corning 的 GlassBridge 和 CPO FlexConnect 等先进连接器提供可拆卸光纤线束，支持数千根光纤。据报道，Marvell 的参考设计每个计算托盘使用 32 个金属 PIC 耦合器，光纤数量达数万根。
共封装光学的工作原理
数据通过 CPO 系统分四个阶段快速完成。首先，交换芯片 ASIC 或加速器通过封装内互连向电子集成电路（EIC）发送高速电信号。由于这些铜走线仅几毫米长，SerDes 通道在当前实现中可高达 100 Gb/s/通道——下一代设计目标为 200 Gb/s——无需长 PCB 走线所要求的高强度均衡。
EIC 随后驱动光子集成电路（PIC）上的调制器，将电数据编码到光上以实现高速数据传输。具体使用马赫-曾德调制器（MZM）、微环调制器（MRM）或电吸收调制器（EAM），取决于设计选择。MRM 特别具有吸引力，因为它们物理尺寸更小，驱动电压更低，直接转化为更低的每比特能耗。在接收端，同一 PIC 上的光电探测器将入射光学信号转换回电信号。
编码后，光通过片上波导传输到封装边缘的光纤阵列单元。光栅耦合器或扩展光束耦合器桥接波导与光纤之间的间隙，光栅耦合器通常能承受约 ±20 µm 的对准偏移。Corning 的 GlassBridge 和 Marvell 的金属 PIC 耦合器等可拆卸连接器允许光纤线束在不影响 ASIC 的情况下与封装断开连接，这对现场可维护性至关重要。
光源本身来自位于 ASIC 封装外部的外部激光源（ELS）——通常安装在交换芯片机箱或前面板上。ELS 产生一个或多个波长的连续波光，通过光分离器或波分复用器分配到多个光学引擎。将激光外置可减少 ASIC 封装上的热量，并提高整体系统可靠性。
与可插拔光学和近封装光学的对比
可插拔光学由于其标准化和易维护性，仍是网络交换芯片的主流形式。然而，它们依赖长 PCB 走线和高功耗 DSP 重定时器。一个 1.6 Tb/s 可插拔模块通常消耗约 25 W。
NPO 与线性可插拔光学（LPO）相关但有区别，LPO 从模块本身移除 DSP 而不一定重新定位光学。下图及表格对比了这几种方案。
| 指标/特性 |
可插拔光学 |
近封装光学（NPO） |
共封装光学（CPO） |
| 电气路径长度 |
ASIC到模块约15–30 cm；需要高损耗LR SerDes和DSP重定时器[1] |
约2–5 cm；损耗降低但仍需部分均衡 |
毫米级；消除DSP和重定时器[3] |
| 每比特功耗 |
15–20 pJ/bit；全重定时1.6T模块，通常20–22 W |
8–15 pJ/bit；通过更短走线改善 |
5–10 pJ/bit已验证；早期实现低于5 pJ/bit；1.6T CPO链路≈5 W[6] |
| 带宽密度 |
受前面板笼面积和光纤数量限制 |
中等；仍受板布线限制 |
最高；6.4T引擎支持多引擎>51 Tb/s/交换芯片[5] |
| 可维护性 |
优秀；模块支持热插拔 |
中等；模块靠近ASIC但可触及 |
差异大；部分平台使用可拆卸OSA（NVIDIA），其他则永久键合引擎（Broadcom）。需要精密封装[2] |
| 热管理 |
模块功耗在前面板附近散热；冷却较易 |
靠近ASIC；共享散热方案 |
光子器件与ASIC相邻，需要先进冷却；通常需液冷[4] |
| 部署时间线 |
成熟；在各代以太网中广泛部署 |
新兴；用于线性可插拔光学（LPO） |
早期部署（2025–26）用于规模扩展；规模扩展采用预计2028–30 |
架构与实现
CPO 不是单一架构，而是一系列设计方法的集合，各实现之间的差异反映了真实的工程权衡，而非任意的厂商选择。理解这些权衡——在集成拓扑、激光放置和光纤连接方面——可以解释为什么没有任何两款 CPO 交换芯片看起来完全相同。
集成拓扑：2.5D 与 3D
CPO 中核心的封装问题是电子集成电路（EIC）和光子集成电路（PIC）的耦合紧密程度。在 2.5D 集成中，两个芯片并排放置在被动硅中介层上，通过微凸块或铜柱连接。这减少了相对传统 PCB 布线的寄生电感，支持高 I/O 密度，但信号仍需跨越 ASIC 与光学引擎之间的两个凸块接口，增加寄生效应，并限制了电气路径缩短的激进程度。
3D 混合集成通过将 EIC 直接堆叠在 PIC 顶部进一步推进，通过最小化封装寄生实现更高性能，尽管热管理和制造复杂性更高。TSMC 的 COUPE 工艺（用于 NVIDIA 的光学引擎）是 3D 堆叠的一个例子。
2.5D 提供高密度互连和相对简单的结构，但面临可扩展性和热挑战；3D 减小了占用面积和功耗，但增加了工艺复杂性。Santec 的第一代 CPO 交换芯片对系统级封装采用 2.5D 集成——将光学引擎围绕 ASIC 放置在有机基板上——而光学引擎内部本身使用 3D 堆叠。
激光架构：外部与封装内
早期 CPO 设计将激光器放在 PIC 上，简化了光路，但产生了两个问题：激光器是组件中可靠性最低的部分，且它们在温度敏感的调制器和 ASIC 旁边直接发热。业界已收敛于外部激光源（ELS）作为首选方案。
通过将从安装在交换芯片机箱或前面板上的激光模块产生的连续波光通过光纤路由到光学引擎，设计师将激光热量保持在 ASIC 封装之外，并允许独立更换激光器。例如，Ayar Labs 的 SuperNova 从独立的现场可更换模块为其 TeraPHY 小芯片提供 16 个波长。权衡在于从激光器到引擎的光纤路径的插入损耗，必须保持在 PIC 调制器光功率预算范围内。
光纤连接：固定与可拆卸
光学光纤如何连接到封装，是 CPO 设计中最具影响力的机械决策之一，直接影响可维护性。边缘耦合——将光纤与芯片边缘的波导面精确定位并用环氧树脂粘合——是最成熟的方法，插入损耗低，但粘合是永久性的。表面耦合使用 PIC 顶面上的光栅耦合器或微透镜将光垂直重定向到光纤阵列，允许更宽松的对准容差，并支持可拆卸连接器。
Corning 的 GlassBridge 使用玻璃波导连接器实现高密度可拆卸光纤连接，而 Marvell 的金属 PIC 耦合器提供另一种可拆卸选项。核心权衡是插入损耗与可维护性：边缘耦合固定线束光学性能更好，但现场更换光纤困难；可拆卸表面耦合连接器增加损耗，但允许在不影响 ASIC 封装的情况下断开光纤线束。
规模扩展与规模扩展的实现
这些架构选择在 CPO 系统目标是规模扩展还是规模扩展网络时，会以不同方式体现。在规模扩展——在以太网结构中连接数千个交换芯片——中，重点是端口密度和每比特成本。这里的光学引擎通常基于硅光子，以每通道 200 Gb/s 运行 PAM4，交换芯片 ASIC 以多个引擎围绕其周长排列的设计主导封装。在规模扩展——在计算节点或机架内连接 GPU——中，需求转向更低延迟、每个加速器更高的带宽密度和更远距离。这里，基于小芯片的光学 I/O（如 Ayar Labs 的 TeraPHY）变得相关：光学接口不是围绕交换芯片 ASIC 布置光学引擎，而是通过 UCIe 等标准直接集成到加速器封装中，实现绕过交换芯片的芯片到芯片光学链路。这些在架构上与交换芯片级 CPO 不同，服务于网络层次中的不同位置，尽管两者都属 CPO 范畴。
关键技术优势
带宽密度与可扩展性
可插拔光学受前面板物理约束——面板上能放置的笼子数量有限，每个笼子都消耗电力并产生热量。CPO 消除了这一上限。通过将光学引擎直接缠绕在交换芯片 ASIC 周围，设计师可以在相同占位面积内封装更多带宽，并通过添加引擎而非重新设计板卡来扩展带宽。
这使 CPO 对构成 AI 训练集群脊梁的超大规模交换芯片特别有吸引力，在这些集群中带宽需求每隔几年翻倍，物理密度与原始吞吐量同样重要。
功耗效率
功耗是现代数据中心的主导约束，光学互连是整体功耗预算的重要贡献者。可插拔架构的效率低下是结构性的——信号必须跨越数厘米的损耗 PCB 走线传输，由 DSP 恢复，并重新定时后才到达光学引擎。每个步骤都消耗电力。CPO 通过将电气路径缩短至毫米级并完全移除 DSP，消除了大部分这种开销。结果是每比特能耗的显著降低，在数万个 GPU 规模上，直接转化为节省的兆瓦电力容量和更低的冷却基础设施成本。
延迟与信号完整性
铜走线会劣化信号。走线越长，需要的均衡越多，而均衡增加延迟。DSP 重定时器在恢复信号的同时引入了额外的处理延迟。在同步 AI 工作负载中，数万个 GPU 必须协调梯度更新，延迟确定性与原始速度同样重要。CPO 通过保持电气路径足够短使信号干净地到达调制器、从源头解决这一问题，无需重定时。结果是更低且更可预测的延迟，这提高了分布式训练在大规模下的效率。
覆盖范围与拓扑灵活性
一旦数据上了光纤，距离变得廉价。机架内铜互连在高速通道速率下限制在一到两米之前信号完整性就成为问题。CPO 交换芯片的光纤链路可以跨越一行、跨越一个房间、或建筑物之间而无需中继器。这为网络架构师在计算集群布局方面提供了更多自由度——GPU Pod 不再需要在物理上与为其服务的交换芯片相邻 fat tree 和 dragonfly 网络等拓扑用更少的交换阶段构建也更容易。随着 AI 集群向百万 GPU 规模增长，物理布局的灵活性成为一种有意义的运营优势。
挑战与权衡
热管理与冷却
硅光子组件在温度敏感性上与纯电子系统不同。调制器和激光器中的波长漂移即使在适度温度波动下也会降低光学性能，而将光子引擎直接放置在高功耗交换芯片 ASIC 旁边，正是产生难以管理的集中热量的典型场景。传统风冷在 CPO 交换芯片运行功率密度下越来越不够用，推动设计师转向冷板等液冷解决方案。这增加了系统级复杂性和成本，并需要仔细的热建模以确保在流量突发期间等瞬态热点不会将组件推到工作范围之外。
光纤管理与可维护性
CPO 交换芯片中的每个光学引擎都需要光纤连接，一个完全配置的交换芯片可能涉及数百到数千条独立光纤路径。在机箱层面管理这种密度——布线、弯曲半径、连接器访问——是一个 nontrivial 的机械工程问题。由于共封装设计可维护性约束，这变得更难。一个可插拔模块可以在几秒钟内更换，而具有永久粘合光纤连接的 CPO 光学引擎需要更多干预才能更换。
部分厂商通过可拆卸光纤连接器或模块化光学子组件来应对，这些可以在不影响 ASIC 的情况下移除，但这些方案引入了各自的插入损耗惩罚。可维护性仍是运营商选择可插拔方案的最有力论据之一。
制造与良率
CPO 需要将本质上不属于一起的半导体材料和工艺进行异构集成——CMOS 电子、硅光子，在某些设计中还有 III-V 激光材料。每个集成步骤都是潜在的良率损失点，而且由于键合后返工有限，任何阶段的缺陷都可能导致整个组件报废。光纤到波导接口处的微米级对准容差进一步增加了工艺复杂性。
硅光子供应链也比传统 CMOS 成熟度低，提供可靠大批量工艺的代工厂较少。在最终组装前建立已知良好芯片测试协议至关重要，但在技术上要求很高，因为光学组件测试需要与电晶圆探测不同的基础设施。
标准与生态系统成熟度
可插拔光学的成功部分归功于强有力的标准化——任何厂商的 QSFP 模块都可以插入任何厂商的交换芯片。CPO 尚无等价物。机械接口、光纤连接方法、热规格和电连接器标准仍在由光学互联网络论坛（OIF）和共封装光学协作组织等机构定义。
对工程师而言，实际后果是厂商锁定风险：早期 CPO 部署可能使运营商同时承诺特定的 ASIC 供应商、光学引擎供应商和光纤基础设施。在标准明确之前，切换成本很高，多厂商互操作性有限。
成本经济性
按每端口计算，CPO 目前比可插拔光学更昂贵。集成复杂性、更低的良率和更不成熟的供应链都导致了更高的前期成本。CPO 的经济性论证建立在系统生命周期内的总拥有成本上——更低的功耗降低了电力和冷却成本，更高的带宽密度减少了构建给定网络所需的交换芯片和机架数量。
在超大规模下，大型 GPU 集群的光学互连可能消耗大量电力，这些运营节省会迅速累积。随着制造量增加和供应链成熟，预计每端口成本差距将缩小，分析师预测反映了对 CPO 在本十年内实现成本竞争力的预期。
厂商格局
NVIDIA
NVIDIA 于 GTC 2025 推出了 Quantum-X Photonics InfiniBand 交换芯片和 Spectrum-X Photonics 以太网交换芯片，均进入 CPO 领域。Quantum-X 于 2026 年初实现商业化；Spectrum-X 预计在 2026 年下半年推出。NVIDIA 的光学引擎使用 TSMC 的 COUPE 工艺，采用 3D 堆叠 EIC 和 PIC，以及微环调制器——与基于 MZM 的替代方案相比，该设计选择降低了驱动电压和每比特能耗。外部激光器由 Lumentum 和 Coherent 等合作伙伴提供，将高发热组件从 ASIC 封装上移开。NVIDIA 声称与可插拔光收发器相比，网络功耗效率提升 3.5 倍。一个值得注意的架构特点是可拆卸光学子组件（OSA），允许在不影响交换芯片 ASIC 的情况下现场更换光学引擎——直接回应了使运营商对 CPO 采用持谨慎态度的可维护性问题。
Broadcom
Broadcom 在所有交换芯片 ASIC 厂商中拥有最长的商业 CPO 交付记录，在推出 TH6-Davisson——其第三代 CPO 交换芯片——之前，已交付了 Tomahawk 4 和 Tomahawk 5 的 CPO 版本。TH6-Davisson 使用 TSMC 的 COUPE 光学引擎提供 102.4 Tb/s，目前正在向早期访问客户送样。Broadcom 报告相对于传统可插拔解决方案，光学互连功耗降低 70%。在标准方面，Broadcom 与其他行业参与者共同创立了光学计算互连（OCI）MSA，旨在为多厂商光学计算互连创建即插即用规范——解决了减缓 CPO 采用的厂商锁定担忧。Broadcom 还以传统可插拔配置提供 Tomahawk 6，表明它认为 CPO 和可插拔光学在短期内共存而非 CPO 立即取代一切。
Marvell
Marvell 从交换芯片 ASIC 和定制加速器两个角度切入 CPO。其参考 CPO 交换芯片设计使用围绕 ASIC 排列的模块化 6.4T 光引擎 tiles，并使用可拆卸金属 PIC 耦合器以提高现场可维护性。在交换芯片之外，Marvell 将 3D 硅光子引擎集成到定制 XPU 平台中，消除了计算小芯片之间的铜走线，并实现跨机架的光学连接。这使 Marvell 处于规模扩展交换和规模扩展加速器互连的交汇点——比纯交换芯片厂商更广泛的 CPO 覆盖范围。
Ayar Labs
Ayar Labs 采用了根本不同的架构方法，目标是规模扩展计算结构而非交换芯片 ASIC。其 TeraPHY 小芯片通过 UCIe 标准将基于微环的光学 I/O 直接集成到加速器封装中，外部 SuperNova 激光器提供 16 个波长。结果是芯片到芯片光学连接，带宽和延迟是铜基 NVLink 风格互连在大规模下无法匹配的。Ayar Labs 本质上是在构建未来将位于 GPU 和 AI 加速器封装内部的光学结构层，而非交换芯片之间。
生态系统推动者
CPO 依赖的供应链远不止 ASIC 和光学引擎厂商。TSMC 的 COUPE 工艺是 NVIDIA 和 Broadcom 光学引擎的基础。Corning 提供光纤线束、GlassBridge 可拆卸连接器和多芯光纤产品，解决机箱层面的光纤密度挑战。Lumentum 和 Coherent 提供两大 CPO 交换芯片厂商都依赖的外部激光光源。OIF 继续推动电光接口的互操作性标准，而 OCI MSA 专门针对规模扩展光学计算互连层。
结论
共封装光学标志着数据中心互连设计的真正拐点，而非仅仅是增量改进。通过将光学引擎直接与交换芯片 ASIC 和加速器集成，CPO 同时解决了可插拔光学在 AI 规模下无法解决的三个约束：功耗、带宽密度和板级距离上的信号完整性。商业部署已经在进行中，证明 CPO 不再是路线图项目，而是数据中心架构师必须规划的工程现实。
挑战是真实的，不应被淡化。热管理、光纤密度、制造良率和通用标准的缺失仍然是活跃的工程问题，而非已解决的。过渡在网络层次结构中将是不均衡的。规模扩展 CPO 已进入生产阶段；规模扩展光学结构——在机架内部和之间连接加速器——预计从 2027 年开始有意义的部署，随着供应链成熟和标准明确，在 2028 年达到大批量。即便如此，采用也将是渐进的：规模扩展市场目前仍由铜主导，主要厂商将铜基解决方案延长至至少 2027 年。
CPO 不会均匀或快速地取代可插拔光学。两种形式因素服务于成本-复杂性曲线的不同点，在本十年的大部分时间内将在同一数据中心共存。展望更远，CPO 的架构逻辑延伸至交换芯片之外。直接集成到 AI 加速器封装中的光学小芯片—提供任何电气互连无法匹配的带宽和延迟——代表了下一个前沿。随着光子学和电子学协同设计的成熟，计算与互连之间的界限将继续模糊，今天建造的数据中心将看起来像最后一代铜主导的基础设施。这些前沿技术的演进与应用，值得持续深入探讨，欢迎在云栈社区了解更多。
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