AMD公布混合键合3D DRAM研究：能效比HBM最高提升17倍

大模型 AI 算力一路狂飙的当下，内存早已成为制约 AI 芯片性能释放的关键瓶颈。传统高带宽内存（HBM）在带宽增速、封装面积及散热效率上逐渐触及物理极限，产业界正加速探索存算一体、3D 堆叠 DRAM 以及新型异构存储架构，试图通过底层技术革新突破“内存墙”的束缚。

近日 AMD 公布了一项颇为颠覆性的研究结论：采用混合键合技术的 3D DRAM 架构，能效相比传统 HBM 堆栈最高可提升 17 倍。这一数字确实令人惊讶。在 AI 算力受制近两年的背景下，这无异于在漫长隧道中看见了一线出口，为突破“内存墙”与功耗瓶颈提供了一条极具想象力的技术路径。

HBM 性能跃升受阻，先进封装成破局关键

整个半导体行业逐渐形成共识：依靠 HBM 持续挖掘 AI 算力的速度正在放缓。传统 HBM 虽然通过 TSV 硅通孔将 DRAM 芯片垂直堆叠，芯片之间却依然依赖微凸块进行连接。这些微小的焊料球会产生物理间隙，必须用液态塑料填充物填补。这也带来了三个致命问题：寄生电阻、限制连接密度，并阻碍热量散发。

更关键的是，HBM 在 AI 加速器中的物理位置同样制约着性能。它被摆在 XPU（处理器或加速器）旁边，数据必须经由底层的 PHY 接口往返传输。AI 计算中，数据搬运本身就会消耗大量能量，这种“绕路”设计正成为算力进一步抬升的绊脚石。

AMD 提出的混合键合 3D DRAM 彻底颠覆了这一设计：DRAM 芯片直接堆叠在 XPU 正上方，传统 PHY 接口带来的瓶颈随之消失。工艺层面，它放弃了微凸块，直接把晶圆抛光到原子级平整度，让铜与铜在加热后直接融合，这就是 Cu-Cu 键合。

该架构的价值不仅体现在能效优化上，更在于通过 DRAM 与计算芯片的垂直堆叠，大幅压缩了数据传输的物理路径。此外，借助混合键合技术提升互连密度，还能在有限的空间内实现数据带宽的显著跃升。

商业化落地的双重挑战：热管理与制程良率

尽管这项技术潜力巨大，但 3D DRAM 距离大规模量产还有很长一段路。它的商业化落地，目前还卡在两大难题上。

首先是热问题。混合键合的热处理工序会带来高温，而 DRAM 存储单元对温度极其敏感：高温会使电荷保持能力下降、刷新性能劣化，直接影响内存正常工作。堆叠的内存又紧贴处理器，运算产生的热量更容易堆积，进一步放大了热风险。

其次是极严苛的工艺良率挑战。混合键合要求晶圆达到原子级平坦，表面哪怕出现几纳米的微小颗粒，都可能破坏“铜‑铜”键合，直接导致整片产品报废。这意味着生产必须在等级极高的无尘车间进行，对产线设备和管控能力的要求陡增，成本压力不容小觑。

业界也在摸索解决方案。比如 d-Matrix 尝试把内存堆叠放到处理器下方，借此规避高温的负面影响。如果散热和洁净制造的难题能逐一攻克，3D DRAM 便有望快速落地。

不过就目前来看，从混合键合的工艺稳定性到热管理方案，AMD 以及整个行业要做的功课依然不少。