翻一翻瑞芯微 RK、NXP i.MX、全志这些主流平台的母板参考设计，再逛逛市面上的 Linux 核心板，叠层一栏几乎找不到 4 层：入门是 6 层，规格高点的直接 8 层起跳。可能你会想，是不是厂商想多卖两层料？说实话还真不是。这类板子的 PCB，是被几笔硬账逼着往上加的——信号脚下没人、总线到站不齐、引脚逃不出来。
1. 四层板的家底
典型 4 层板的构造共四片：外层两片走信号，中间夹一片地、一片电源。问题主要出在"距离"上——外层信号线离它脚下的参考平面，隔着整整一层介质的厚度；夹在地和电源之间的，更是一整块厚芯板。以 1.2mm 的板厚为例，这中间的间距能到 1mm 的量级。
走线的特性阻抗，取决于线宽、介质的介电常数，还有线到参考平面的距离。距离一大，同样的线宽阻抗就偏高，还跟着叠层的误差敏感得不行——阻抗控不住，高速信号上来就不好看。而且信号的回流电流也要走参考面，隔得远、绕得大，环路一大，EMI 和串扰全来了。
6 层板就是把中间两片换成一组"信号 + 参考面"的紧耦合结构：信号层脚下就垫着完整的平面，中间只隔薄薄的芯板或半固化片，距离压得越小，阻抗越稳、回流路径越短。8 层板在此基础上再给布线层和平面加码，几百个引脚的 BGA、多路电源域才铺得开——层数越多，能同时"伺候"的高速接口自然就越多。
以前玩 51、玩 STM32 的低速板，USART、SPI、CAN 这些接口，4 层乃至 2 层都跑得稳稳当当。但随着处理器和各种接口的主频一再攀升，板上的信号就不好处理了。
2. 阻抗和回流问题
像一般的低速域（USART、SPI、CAN 之流）对叠层基本没要求。
USB2 480Mbps、百兆以太网这档，4 层板也够了，而且现在也基本上满大街都是。
DDR3 800-1600MT/s、USB3 5Gbps、PCIe Gen3 8GT/s（Gen4 直接 16GT/s）、千兆万兆以太网、MIPI 屏和摄像头，4 层板就不好应付了。
阻抗。每种高速口对差分阻抗都有自己的标准：USB3 要 90Ω、PCIe 要 85Ω、以太网和 MIPI 走 100Ω——线宽定了之后，决定阻抗的就是介质厚度和介电常数，换句话说，信号离参考面多远、介质是什么料，阻抗就大致是多少。4 层板的外信号层离平面太远，想调出目标阻抗，要么线宽改到离谱，要么干脆没得调。紧耦合叠层的价值就在这：把信号压在近而稳的参考面旁边，阻抗才有得谈。
回流。高频信号的回流电流，贴着走线正下方的参考面走——参考面完整且近，回流就是捷径，环路小；4 层板中间只有一片电源面，还要切成核压（0.8~1.1V 的大电流）、1.8V、3.3V 好几个岛，高速线一跨分割，回流只能绕远路，环路电感翻着倍涨，EMI、串扰、眼图全跟着遭殃。过孔的反焊盘在参考面上留的洞，也是同一个道理。
USB2、百兆网、2.4G 模块这个档位，4 层板完全够用；叠层画得讲究、约束放得松，很多板子照样能跑。倒是见过不少软件同事拿画板工具练手，线宽恨不得放宽到 10mil，方便自己拿烙铁补——低速板上这么玩没毛病，速率一起来，问题还是不少的。
3. 等长等的是时间
差分口要的是"脚下干净"，到了 DDR、eMMC 这类并行总线，一组几十根线，要求的是同一时刻到站。
拿 DDR 说，DQ 必须在 DQS 边沿前后的建立、保持窗口里到齐，窗口按 ps 算（具体多少，查你板子 datasheet 的 tDS/tDH，这里不替它念数据）。
FR-4 介质里，信号大约每走 1mm 就吃 6ps，几十 mil 的长度差也就几个到十几个 ps，单看不大；可几十根线各差一点，再叠加过孔换层、串扰、时钟抖动、温度电压漂移，裕量就是这么被一口一口吃掉的。eMMC 也一样，5.1 规范的 HS400 模式，8bit 总线在 200MHz 的 DDR 时钟下跑，等长、参考面、干净回流，一条都不能少。
我们再来看看 4 层板的 叠层，几十根线要"各走各的层、组内绕等长、底下垫整片参考面"，可 4 层板能走线的就两个外层，绕不开、挤不下；硬塞就得频繁打过孔换层，孔多了，参考面又被打成了筛子。
当然，选择用几层板只是一个开始。如果干的是大项目还得考虑：板材供应稳不稳，价格和交期会不会砸到自己头上，实际生产用的到底是什么板材，还有最实在的——能不能稳定制造、按时交付。
4. 高多层板的工艺制程
层数上去之后，板子真不是"4 层板再加两层"的算术题。2-4 层画完 Gerber 基本不用想工艺，高多层不行：每次压合都是芯板对位、层间对准、钻孔深度的误差累积。所以制板厂的制程能力很重要，比如以嘉立创的制程能力来看：
品质这边，一块高多层板出厂前要过六道检：
内层 AOI、AVI、四线低阻测试、外层 AOI、开短路测试、终检，顺序排得很有讲究。
时间账也得单独算一笔。像嘉立创的样板标准交期：6-8 层 4-5 天，10 层 6-7 天，12 层 7-8 天，到 46-64 层就是 14-15 天；小批量整体再宽松些，6 层 5-6 天、46-64 层 14-16 天。层数上去，等板时间肉眼可见地涨。
板子层数怎么选，终归要回到信号速率、引脚密度和制程能力这三笔账上慢慢算。类似的 PCB 叠层设计与制造问题，在 云栈社区 也有不少硬件同行的实战讨论，欢迎一起交流。
发表于 昨天 16:33
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