锁相环（PLL）原理详解：从简易结构到传递函数分析

PLL（Phase-Locked Loop，锁相环）

如果要粗略地拆分 Serdes 的结构，通常可以说 Serdes Core 由 Tx、Rx 以及 PLL 三个子模块组成，如图 3.1 所示。本文将详细介绍 PLL 的实现原理和内部结构，帮助读者理解。

PLL 的用途：

1. well‑defined clock —— 需要有明确定义的时钟供系统或者模块使用，用于同步。  
2. 分频或者倍频时钟，可以在系统内部进行时分复用。  
3. Frequency Synthesizer 频率合成器，在多载波系统中快速跳频，例如蓝牙、WiFi 通信中切换 channel。只有 PLL 能够做到低相邻载波干扰。  
4. CDR（clock data recover）时钟恢复。这也是 Serdes 里面重要应用。  
5. 频率调制，例如 FM，FSK，QAM，OFDM 等。  
6. SSC（Spread Spectrum Clocking，扩频时钟），串行协议中的时钟频率偏移，用于降低电磁干扰（EMI，Electromagnetic Interference）。

通过输入一个参考时钟，PLL 可以输出你想要的时钟。

最简单的 PLL 结构，Simple PLL

假设有一个异或门，两个输入为 V1、V2，输出为 Vo：

它们之间的相位关系如上图所示。让输出 Vo 经过一个低通滤波器，那么滤波后的电压可以看成平均值，这个平均电压和 V1、V2 之间的相位差是线性关系，如下图所示：

由这个输出电压来控制 VCO（压控振荡器）：

这就说明整个 PLL 的传递函数 $H(s)$ 可以看成是一个二阶的低通滤波器。也就是说，如果输入信号频率（相位）突变，输出会缓慢跟随直至相等。具体是怎么恢复到稳态，与低通滤波器和 VCO、PD 属性有关，即过阻尼、欠阻尼、临界阻尼三种跟随方式。

图中通过欠阻尼 ($\zeta < 1$) 和过阻尼 ($\zeta > 1$) 的响应曲线，揭示了 PLL 设计中的动态性能与稳定性的矛盾，总结如下：

• 欠阻尼 ($\zeta < 1$)：响应曲线显示振荡，即输出 $\omega_{out}$ 在跟踪 $\omega_{in}$ 时出现过冲和振荡，最终收敛。问题在于振荡可能导致相位噪声或频率不稳定，尤其在高速频段（RF/Wireless/mmWave 应用）中影响信号质量。适合需要快速响应的场景，但牺牲了稳定性。  
• 过阻尼 ($\zeta > 1$)：响应曲线平滑上升，无振荡，但收敛较慢。缓慢的上升时间可能无法满足快速通道切换的需求，尤其在无线通信中要求快速频率调整。适合需要稳定性的场景，但牺牲了响应速度。

总结异或门 + 低通滤波器的具体问题

• 异或门作为相位检测器：异或门输出与相位差 $\phi_e$ 成线性关系，但其增益 $K_d$ 较低，且对大相位误差（$>\pi$）非线性，限制了锁相范围。低增益导致 $K_{vco} K_d$ 较小，环路带宽窄，动态响应较慢。  
• 低通滤波器 (LPF)：LPF 滤除高频噪声，但若截止频率设计不当（太低），会进一步减慢响应；若太高，则无法有效抑制振荡。

这也说明了这种结构的 Simple PLL 存在着以下问题：

• 稳定时间和抖动之间的矛盾。  
• Phase 之间的关系不确定，随着温度电路改变。  
• 存在稳定性问题，即欠阻尼下过冲振荡。  
• 不知道锁定范围有多大，与回路带宽有关。

参考：李致毅教授，B 站视频：鳌中堂讲电路

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