半导体行业正经历一次重大架构变革：环绕栅极（GAA）纳米片晶体管将在 3nm 及更先进的逻辑节点上取代鳍式场效应晶体管（FinFET）。GAA 纳米片技术可以一路向下延伸至 A10 逻辑代际，该节点已经能够实现 5.5 轨（T）标准单元。这里的"轨"是衡量标准单元高度的指标。
AI 革命带来了日益多元的应用需求，也让 A7 节点的技术路线选择变得更加丰富。根据 imec 最新技术路线图，其中一种方案是围绕 imec 的 CMOS 2.0 缩放范式来搭建系统。采用 CMOS 2.0 时，片上系统（SoC）被拆分为多个异构功能层，每一层都用最适配的工艺技术做优化，再通过 3D 互连技术完成层间互联。对于其他应用场景，GAA 纳米片技术会被推向缩放极限，可以选择从芯片正面或背面供电。
与此同时，行业还有另一条路可走：转向互补场效应晶体管（CFET）器件架构。通过把 pMOS 与 nMOS 晶体管上下堆叠，标准单元可以进一步缩小到 3 轨，从而将传统 CMOS 逻辑技术路线图至少延续到 A3 工艺节点。
图1：imec 逻辑技术路线图
imec 正与产业合作伙伴共同推进 CFET 器件的可量产制造。近年来，研究团队已经为两类核心集成方案打好了技术基础：单片式 CFET（mCFET）与顺序式 CFET（sCFET）。
两种方案都以垂直堆叠的硅 / 硅锗（Si/SiGe）层为基础，在堆叠层上制备 n 型与 p 型场效应晶体管。mCFET 拥有共用上下栅极的垂直器件结构，整套器件通过一套连续工艺完成图形化与加工。高纵横比器件结构周边及内部的图形化、薄膜沉积、材料选择性去除，都需要投入大量模块开发工作。相比之下，sCFET 采用独立掩模版，分别对上层器件和下层器件做图形化处理。单步工艺难度虽然更低，但部分关键工艺必须对上下层器件重复执行两次。此外，sCFET 需要两次晶圆翻转，容易造成晶圆形变，给器件正反端的精准对准带来挑战。受限于对准精度仍需提升，业内普遍认为 mCFET 能够更快实现工业化落地。
CFET 集成工艺推进的同时，设计‑技术协同优化（DTCO）研究也在从电路层面评估 CFET器件架构。这类研究旨在筛选具备可缩放能力的标准单元结构以及性能增强方案，在功耗、性能、面积、成本之间取得最优权衡。
本文将重点介绍 CFET 器件集成领域的主要进展，并结合 DTCO 研究探讨 CFET 的缩放潜力。mCFET 与 sCFET 都绕不开的两项工艺模块：一是背面接触模块，二是可在纳米片器件与 CFET 器件中实现多阈值电压（Vt）的栅堆叠集成方案。
改进型背面接触模块：提升底层 pFET 器件性能与良率
在开发 CFET 专属集成模块的过程中，研究发现，直接从晶圆背面实现底层器件源漏结接触，相比正面接触具备显著优势。背面接触不仅可以降低底层器件的接触电阻，还能扩大上层器件源漏制备的工艺窗口，相关成果已由 imec 在 2024 年 VLSI 大会上公开。同时，背面接触还能进一步降低标准单元高度，缓解晶圆正面后端制程的布线拥塞问题。
背面接触整体需要增加额外工艺步骤，包括晶圆键合、背面衬底减薄，还需要新增模块将源漏外延层与下方衬底做电气隔离，也就是背面介质隔离（BDI）模块。
传统 BDI 模块：底层源漏结构存在波动，接入电阻偏大
一种常见的背面接触实现方案，是在工艺流程后期完全从晶圆背面制备 BDI 模块。但这套工艺存在若干局限。第一，底层硼掺杂硅锗（SiGe:B）源漏结构的体积波动较大；在底层 SiGe:B 源漏外延生长时，底层硅沟道与下方硅衬底都会成为外延生长的晶种。第二，同样受上述因素影响，SiGe:B 结构会占用大量无法被接触金属利用的空间，增大器件接入电阻。第三，该工艺方案会引入多项背面接触良率损失因素，不利于工业化落地。
新型 BDI 模块：改善底层器件性能与良率
在 2026 年 VLSI 大会上，imec 展示了面向 CFET 器件的改进版背面接触模块。对比传统集成方案，新方案将底层 pFET 器件的驱动电流（Is）提升至原来的 5 倍。性能提升来源于底层 pFET 接入电阻的优化，接入电阻从 1753Ω·μm 下降至 378Ω·μm。与此同时，底层 pFET 器件良品率从 45% 提升至 85%。
图2：背面接触实现方案：(a) 传统方案，BDI 结构在背面生成；(b) imec 新型方案，同时包含正面 BDI 与背面 BDI（2026 VLSI 发布）
新模块的核心创新点，是在源漏下方新增一层正面制备的 BDI（FS‑BDI）结构，把源漏外延层和底层衬底完全隔离开。这样一来，底层 SiGe:B 源漏外延生长时，就不再受底层硅衬底的晶种影响，既改善了 SiGe:B 的体积波动，又降低了器件接触电阻。
正面 BDI 在工艺早期完成制备：在硅 / 硅锗堆叠层中额外增加一层富锗 SiGe 层，在中间介质隔离模块（MDI 模块）制备阶段将该层替换为介质层。因此，增加正面 BDI 并不会明显提升工艺复杂度。工艺后续流程中再增设一层背面制备的 BDI 结构。整套背面工艺的综合优化，包含晶圆键合、极致晶圆减薄、背面接触刻蚀，共同实现了 pFET 器件性能的提升。
图3：(左) 同时具备正面 BDI、背面 BDI 的 mCFET 透射电镜截面图；(b) 底层 pFET 与上层 nFET 的电流‑电压（Is‑Vg）特性曲线（2026 VLSI 发布）
该改进型背面接触模块基于 mCFET 测试芯片完成验证，但整套工艺具备通用性，同样可以用于 sCFET 器件。
基于偶极子的新型栅堆叠用于阈值电压调控：稳定性强，适配 CFET 热工艺
堆叠纳米片是 GAA 纳米片器件与 CFET 器件的核心，充当有源器件的沟道。即便在同一块集成电路内部，不同 GAA 纳米片器件、CFET 器件的阈值电压（Vt，即器件开启的栅极电压）也未必需要完全一致。理想情况下，不同器件采用差异化阈值电压，以此兼顾高性能计算与超低功耗运行这类相互矛盾的需求。
调控阈值电压最直接的思路，是改变栅金属的组分与厚度，以此调整栅极有效功函数。但在先进纳米片器件中，堆叠纳米片之间的空间极其有限，几乎没有余量去调整栅金属厚度。行业因此需要不占用额外空间的其他调控方案。
基于偶极子的多阈值电压调控：适配纳米片器件的优质方案
基于偶极子实现多阈值电压调控，是一种无需占用额外体积的可行方案。 偶极子集成工艺会在栅堆叠的二氧化硅夹层与氧化铪高 k 介质层之间引入镧（La）这类可形成偶极子的金属原子。调谐材料在二氧化硅 / 氧化铪界面生成偶极子，从而改变器件阈值电压。通过调整镧的掺杂浓度，就能获得不同的阈值电压。
图4：纳米片与 CFET 器件采用偶极子实现多阈值电压的基本原理（2026 VLSI 发布）
后偶极子工艺与先偶极子工艺：高热预算 vs 图形化损伤
嵌入调谐材料最常用的是后偶极子工艺：将氧化镧沉积在氧化铪高 k 介质层上方。经过高温退火，调谐材料穿透较厚的高 k 介质层，扩散至氧化铪 / 二氧化硅界面生成偶极子。该工艺在前代 CMOS 器件中表现良好，但它的高热预算会给采用低温替换金属栅工艺的 CFET 器件带来挑战。
为此，imec 数年前转向了先偶极子工艺：直接把调谐材料沉积在二氧化硅层上，规避高温退火步骤。但实际测试发现，对氧化镧调谐层做图形化会损伤下层二氧化硅夹层，劣化器件性能。
imec 创新中间偶极子工艺：性能稳定，适配 CFET 工艺
在 2026 VLSI 大会上，imec 发布了一套全新栅堆叠集成方案——中间偶极子工艺，兼顾了两种传统方案的优势。该方案先沉积一层薄氧化铪，再在薄层氧化铪之上沉积调谐材料。随后执行温和退火，调谐材料即可穿透这层薄高 k 介质完成固定。这层薄氧化铪还可以在调谐材料图形化加工时保护下层二氧化硅夹层。去除未发生反应的调谐材料后，再沉积第二层氧化铪，并再次执行退火。整套工艺热预算低于后偶极子方案，尤其适合需要集成多种调谐材料的场景，因此可以兼容 mCFET 器件。
图5：先偶极子、中间偶极子、后偶极子三种集成方案原理示意图（2026 VLSI 发布）
中间偶极子工艺已在 CFET 测试芯片上完成验证，测试芯片仅上层 nFET 器件被引出用于电学评估。电学测试结果显示，对比退火固定前去除氧化镧的参考样片，nFET 阈值电压稳定下降约 30mV。
图6：(a‑b‑c) 采用中间偶极子工艺制备栅堆叠的 CFET 测试芯片（扫描透射电镜图像与能谱 EDS 映射图）；(d) 调谐材料固定后实现阈值电压下降的测试结果（2026 VLSI 发布）
总结
依托改进版背面接触模块和适配 CFET 的多阈值电压调控方案，imec 及其产业生态伙伴正在 CFET 核心模块集成上持续取得突破。这些集成工艺的研发至关重要，是 CFET 能够纳入逻辑技术路线图的基础。CFET 大概率会从 A7 节点开始落地。
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