CFET技术路线分歧：IBM纳米堆叠错位方案对比主流单片集成

芯片巨头们已经形成共识：未来十年的晶体管将转向双层堆叠架构，在相同的硅片面积上塞进更多器件，电路尺寸最多可缩小一半。但各家在具体实现路径上已出现了明显的分化。这一技术距离量产大约还有六年，最终形态尚未敲定；不过在刚结束的 IEEE VLSI Symposium 和 IBM 公开细节中，两条主流路线已经清晰浮现。

业界的共同目标器件是互补场效应晶体管（CFET）。传统的 CMOS 逻辑由 P 沟道 FET 和 N 沟道 FET 并排组成，而 CFET 则将这两种晶体管上下堆叠。更准确地说，它堆叠的是近年来才商用的纳米片（GAA）晶体管——每个器件内部贯通多层纳米级厚度的硅片，电流就在这些硅片中流动；硅片外部包裹数原子厚的绝缘层，再结合多种精密调配的金属形成栅极堆叠，两端以晶体硅源极和漏极封端。

在制造策略上，英特尔、三星、台积电都选择了单片集成（monolithic）方案，核心思路是同时制造上下两层晶体管，使它们垂直对齐。而 IBM 则坚定地走顺序堆叠（sequential）工艺：先把底层晶体管全部做完，再在其上加工上层晶体管。此外，IBM 的设计还让上下成对的晶体管做小幅错位排布，而不是像单片方案那样完全正对。

各大厂商都看好 CFET 带来的性能飞跃，IBM 尤为乐观。这家不对外代工、主要研发芯片制造工艺的公司，将其自研 CFET 命名为纳米堆叠（Nanostack），并宣称对比当前 2 纳米制程，可实现最高 50% 的性能提升、70% 的能效优化，存储单元面积也能缩减 40%。IBM 半导体全球研发副总裁 Huiming Bu 对此评价：“纳米堆叠不是一次性突破，而是一个全新的晶体管底层平台，可以支撑后续大量的衍生创新。”

CFET 顺序集成工艺

制约顺序堆叠工艺的最大瓶颈之一，是制造高性能晶体管所需要的超高温制程。IBM 研究员 Nirmaan Shanker 在 VLSI 研讨会上直言：“核心的取舍在于，下层 FET 必须承受上层器件加工全过程的全部热负荷。”这类高温工艺往往要超过 900°C 并持续数小时，最终会降低晶体管的载流能力，同时大幅增加开关阈值电压的控制难度。

前期的研究已经证明 N 型 FET 可以耐受整套高温制程。这一次，Shanker 展示了团队如何让 P 型 FET 也达到同等的耐高温能力。这套工艺仍有优化空间，但它预示着晶体管密度还能进一步提升。Shanker 表示：“理论上该工艺可以继续堆叠更多层晶体管。”团队测算发现，如果采用四层堆叠，与两层相比电路面积还能再缩减 40%。

IBM 的另一项创新是将两层晶体管做小幅错位。把 N、P 型 FET 错开而不是垂直对齐，乍看会多占面积，但 IBM 声称这反而能缩小逻辑电路尺寸，同时优化晶体管性能。

业界的普遍难题是：在狭小的垂直空间里，如何完成两层晶体管所有必需的线路互连？例如上层晶体管要连接下方的供电金属层，而堆叠上方传来的数据信号又要贯通到底层。如果所有走线都只能从堆叠侧边绕行，那么 CFET 的集成密度就会被拖累。错位排布正好能缓解这一布线困境，实现更直接的互连。Huiming Bu 指出：“每一层晶体管的正面与背面都可以独立引出触点。”这套错位设计正是纳米堆叠能将存储电路面积缩减 40% 的核心关键。

CFET 单片集成工艺

尽管顺序堆叠 CFET 具备诸多优势，但工艺实现难度远高于单片集成。英特尔副总裁、CFET 技术专家 Myunghee Na 就表示：“纵观整个行业，单片集成仍然是最主流的器件堆叠方案。”

单片方案的核心思路是制造一整组高度更高的纳米片堆叠，让上层纳米片用于制造一类晶体管，下层纳米片制造另一类。其难点在于，需要在极其有限的空间内完成各种元器件的刻蚀、隔离与布线，部分互连结构还会被其他器件遮挡。为了攻克这些难题，各大厂商都在研发新型互连结构，同时不断优化器件的电学性能。

三星已经研发出三层纳米片的 P 型 FET 和 N 型 FET，而英特尔与台积电则采用上下各两层纳米片的双层架构。英特尔器件工程师 Jami Wiedemer 在研讨会上解释说，双层方案是一种取舍：更多的纳米片可以提升晶体管开关速度，但堆叠过高会产生大幅损耗信号的寄生电容，造成功耗激增。不过她也提到，即便现在采用双层结构，“随着技术迭代成熟，这一架构未来仍有可能调整。”

各家还通过其他方式来优化器件的电学特性。为了满足低功耗移动端芯片和高主频服务器 CPU 等不同场景的需求，代工厂通常会提供同一款晶体管的多个变体，仅导通/关断所需的阈值电压有所区别。台积电已经实现了 CFET 的工艺版本，可以分别为上层、下层晶体管设置三档不同的阈值电压。英特尔则让上下两层晶体管采用不同的硅晶向：一种晶向让 P 型 FET 开关更快，另一种则专门适配高性能 N 型 FET。具体做法是在两片独立硅片上分别生长对应晶体管的硅层，再把两片晶圆键合到一起。借助这一工艺，英特尔与台积电得以实现上下晶体管的电气隔离：两片晶圆贴合形成的绝缘界面，自然就构成了一层中间介质隔离层。

三星则走了完全不同的技术路线，它借助优化后的晶体生长工艺，先在用于上下器件的纳米片之间额外制备几层纳米片，后续再通过刻蚀将这些多余夹层去除，并在空隙中填充绝缘介质来达成隔离。在上下层器件的互连上，各家同样各有招式：台积电沿着两层晶体管源极、漏极的侧边制作垂直导电通路；英特尔自研的“内部互连结构”完全集成在 CFET 内部、位于源漏之间；三星的方案则是刻穿上层晶体管的源极，再将上下两层器件一并接入上方的金属布线。

CFET 距离规模化商用还有很长一段路要走，各厂商还会持续迭代出更多衍生工艺方案。英特尔的 Na 称：“这是终极晶体管架构。”她也强调，这项技术的落地需要全产业链协同推进，涵盖半导体设备厂商与电子设计自动化（EDA）工具供应商，“我们面前还有大量攻关任务，但当下无疑是行业充满机遇与期待的时代。”

本文编译自 IEEE Spectrum、IEEE VLSI Symposium 及 IBM 公开资料，由云栈社区整理发布。