MCHA内存中心架构：多智能体RL较A100最高加速2457倍，主存访问占比仅5.4%

云栈社区持续关注 AI 基础架构方向的前沿进展。北京大学团队在 MICRO 2026 上发表的 MCHA 工作，用一套内存中心层级架构改写了并行-串行负载在 GPU 上的低效现状，值得深入拆解。

关键词：以内存为中心架构、并行-串行计算、多级片上网络、数据驱动编程、硬件加速

数据搬运开销占据了全部处理操作的 83% 到 96%。换句话说，售价高昂的通用加速卡，在这类负载上绝大部分时间没有花在计算上，花在了等数据、搬数据、维护缓存一致。

这篇论文瞄准的正是这样一类越来越常见、却长期被主流硬件“将就”的负载：并行-串行计算（Parallel-Sequential Computing，PSC）。

• 多智能体强化学习（MARL）里成千上万智能体每一步先收集邻居状态、再更新自己、最后统一对齐；
• 大规模类脑计算里脉冲神经元按拓扑扇入扇出；
• 概率图模型与 BSP 图计算里顶点沿边拉取邻居值再批量写回。

它们在单个时间步内拥有海量并行，步与步之间却被严格的全局同步锁死，访存行为高度不规则。

论文基本信息

• MCHA: A Memory-Centric Hierarchical Architecture for Parallel-Sequential Computing
• 组织机构：北京大学（Peking University），论文已被第 59 届 IEEE/ACM 国际微体系结构研讨会 MICRO 2026 录用
• 论文链接： https://arxiv.org/abs/2608.04443
• 开源代码： https://github.com/carabdsa/MCHA

作者认为，这类负载的真正瓶颈在别处——中心化的全局缓冲区与僵化的缓存层级，峰值算力反而绰绰有余。GPU 让所有核反复穿过多级缓存去争抢同一块全局内存，由此产生的冗余流量是有效数据的数十倍。

MCHA 的关键洞察，是把“数据送到计算面前”的传统思路反过来，做成“计算围绕本地数据排布”的分布式内存结构：用一个三层的片上/跨芯片网络（NoC）替换全局缓存，再用一套事件驱动的编程模型把同步延迟藏进计算流水线。

实测结果给出了极强的信号：

• 在多智能体强化学习（MARL）全套负载上，4 芯片的 MCHA-4 相对 NVIDIA A100 取得 153.06 倍到 2456.96 倍加速，32 芯片配置相对当前最优专用加速器仍有 1.17 倍与 3.90 倍优势；
• 主存访问占比从 GPU 的 96% 直降到 5.44%；
• 整芯片用 TSMC 28nm HPC+ 工艺流片，面积仅 2.9206 平方毫米、200MHz 下功耗 115.36 毫瓦。

一、问题画像：什么是并行-串行计算，GPU 为什么会撞上内存墙

要理解 MCHA 的设计选择，先要弄清楚它服务的负载长什么样。PSC 这个词并不流行，但它描述的执行模式在今天的 AI 系统里随处可见：一个时间步内万核齐发，步与步之间却必须排队对齐，谁都不能抢先进入下一步。

作者用下图 2 统一了三类典型负载的执行骨架。

无论是多智能体强化学习、神经形态模型还是 BSP 图计算，每个时间步都严格经历三段：参数汇聚（Parameter Gathering，沿拓扑把邻居状态收集过来）、更新变换（Update Transformation，用更新函数 $f$ 计算自身新状态）、状态写回（State Write-Back，把结果写回并执行全局屏障同步），然后进入下一个时间步。

1.1 并行-串行计算的形式化定义

论文给出了 PSC 的形式化定义。设全局系统在时刻 $t$ 的状态为 $s(t)$，第 $i$ 个实体（智能体、神经元或图顶点）的 $d$ 维状态向量为 $s_i(t)$，其邻居集合为 $N_i$，任务的持久结构参数（如图拓扑、突触权重、环境边界）记为 $p$，则一次状态更新写成：

这里 $F_i$ 是实体 $i$ 的更新函数，$\Delta t$ 是相邻状态之间的步长，$m$ 是实体总数。换句话说，每个实体下一时刻长什么样，由它自己现在的样子、它所有邻居现在的样子、以及不变的环境参数共同决定。以多智能体强化学习为例：$s_i(t)$ 是第 $i$ 个智能体的观测与隐状态，$N_i$ 是它的感知范围内的其他智能体，$p$ 里装着奖励函数与环境地图，$F_i$ 就是策略网络与环境动力学。

1.2 全局缓冲区拥塞：GPU 与现有可重构架构的共性困境

难点恰恰出在 $\{s_j(t)\}_{j \in N_i}$ 这一项上。

• 邻居关系随时间动态变化，导致访存地址无法预测；
• 实体规模达到成千上万时，片上缓存根本装不下工作集，缺失（miss）之后只能去高延迟 DRAM 取数。

因为 GPU 的 SIMT 流水线为规则稠密计算而生，面对这种“细粒度、高频、随机点对点”的访问模式，所有流多处理器会同时向全局缓冲区（Global Buffer，GB）发起请求，形成中心化的访问拥塞。论文进一步指出，现有可重构硬件同样没有走出困局：Plasticine、Leviathan 这类粗粒度架构仍依赖冗余数据获取，PIM 与 BSP 专用加速器要么高度绑定单一应用，要么被全局缓冲区的同步访问卡住，数据在多级缓存协议之间被反复倒手。

总之，PSC 负载的本质是“大规模并行计算被频繁的小规模不规则通信反复打断”，而 GPU 以中心化全局缓存应对分布式邻居访问，算力再强也会被内存墙按在原地，这正是 MCHA 全部设计的出发点。

二、瓶颈解剖：从 Roofline 到 Gustafson，把 96% 的搬数代价算清楚

论文不止于“GPU 不适合”的定性判断，它先在 RTX 3090 上把一类真实 MARL 任务逐周期剖析，再用修正版的 Gustafson-Barsis 定律证明：当数据搬运占主导时，加核的收益会被数学规律直接抹掉，下图 1 是全文的“动机证据链”。

下面我们将图 1 逐个拆解来看。

2.1 NVIDIA RTX 3090 运行 PSC 应用的 Roofline 模型

PSC 应用的算术密度（FLOP/Byte）极低，落在屋顶线模型的左侧内存受限区域，远未触及 GPU 的计算峰值带宽。

2.2 GPU 架构的访存操作占比仿真结果

数据移动开销占总操作的 83% 到 96%，且规模越大占比越高。每个核心的邻居数据都需要从全局内存加载，缓存行机制带来大量无效数据预取，缓存一致性协议也产生额外控制流量。

2.3 实测内存占用与计算强度分布

内存相关操作始终占据绝对主导，计算强度维持在极低水平。每一步状态更新都需要先完成全量数据收集与回写，计算仅包含少量简单向量运算与非线性激活，远短于数据传输时间。

2.4 活跃时间内内存访问与计算占比

DRAM 访问占据了 78.9% 的时间，计算单元大部分时间在等数据。数据访问与计算是强耦合的串行流程，数据未加载完成时计算无法启动。

2.5 PSC 负载的串行开销来源

回到经典的 Gustafson-Barsis 缩放定律，它用于刻画固定问题规模下并行系统的理论加速上限。标准形式下，$N$ 个处理器能达到的加速比 $S$ 为：

其中：

• $N$ 为系统中的处理器（核心）总数；
• $s$ 为任务总执行时间中无法并行的串行部分所占的比例。

对于并行-串行计算（PSC）负载，串行开销来自每个时间步边界的全局同步操作：参数汇聚（Parameter Gathering）与状态写回（State Write-Back）都必须经过全局内存完成，这部分数据搬运无法通过并行计算掩盖。

我们定义单次时间步内的物理量：

• $L_{comp}$：单个核心完成一次状态更新的纯计算延迟；
• $L_{sync}$：单次全局同步的数据搬运总延迟，由同步数据量和全局内存带宽共同决定：

其中 $q_g$ 为参数汇聚阶段需要传输的总数据量，$q_w$ 为状态写回阶段的总数据量，$B_{global}$ 为全局内存的有效带宽。

由此，PSC 任务的串行时间占比可近似为：

2.6 内存感知的加速比公式

将上述串行占比代入 Gustafson-Barsis 标准公式，整理后即可得到面向内存瓶颈的加速比表达式：

这个公式将“内存墙”从工程直觉转化为了可量化的缩放判据，我们可以通过两种极端场景直观理解：

1. 带宽极度充裕的场景：当全局内存带宽 $B_{global}$ 足够大时，$L_{sync} \to 0$，分式项趋近于 0，加速比 $S(N) \approx N$，系统性能随核心数近似线性增长，并行效率接近理想状态。
2. 带宽严重不足的场景：当全局内存带宽极低，数据搬运延迟 $L_{sync}$ 远大于计算延迟 $L_{comp}$ 时，分式项趋近于 1，加速比 $S(N) \approx 1$。此时即使部署上千个核心，实际性能也仅相当于单个核心，绝大部分硬件资源都消耗在数据等待上。

这条公式直接点明了传统架构在 PSC 负载下的核心瓶颈——全局内存带宽的串行化约束，也对应了 MCHA 架构的两条核心解题路线：

路线	描述
多级对等互连（Multi-Tiered Peer-to-Peer Interconnect）	用分层的片上网络替代集中式全局缓存，将大部分数据流量限制在本地核心/区块内部，从物理上消解全局内存的带宽压力
数据驱动编程模型（Data-Driven Programming Model）	将同步数据传输拆解为异步事件，把数据搬运延迟隐藏在计算流水线中，降低串行部分的实际占比

回顾一下，GPU 在 PSC 上的低效有完整证据闭环：Roofline 说明工作点深陷访存区，时序分解说明 83%~96% 的时间在全局内存上排队，缩放公式说明继续堆核的收益会被带宽瓶颈归零，剩下唯一的出路就是重构数据通路本身。

三、MCHA 硬件架构：三层“金字塔”把全局缓存拆进片上网络

MCHA 的全称是 Memory-Centric Hierarchical Architecture，以内存为中心的层级架构。它的硬件哲学可以概括成一句话：取消唯一的、中心化的全局缓冲区，把内存与通信能力按访问频率分层铺到计算核身边。

3.1 一个计算层加三个通信层

上图 3 给出了整体结构。最左侧的“通信金字塔”是设计总纲：越往塔顶，数据访问频率越高、离计算越近；越往塔底，访问频率越低、覆盖范围越远。硬件由此分为一个计算层加三个通信层。

层级	描述
计算层	内存中心核（MCC），含一个 RISC-V（RV32I）控制核、两块独立 SRAM（指令 SRAM 与数据存储 SRAM）、一对输入/输出 FIFO、可编程地址通路；无传统缓存，实体状态 $s_i$ 驻留本地 SRAM；核间通信通过内存映射（MMIO）FIFO 实现：发送为 store 操作，接收为 load 操作；计算与通信在指令集层面解耦，发送不阻塞本地流水线
通信层1	处理块（PB），收纳 4 个 MCC，含本地解码器、边缘 I/O 与嵌入式 DRAM 底座（PBase）；支持高频块内协作；邻居实体优先同属一个 PB；块内互连带宽达 1024GB/s；数据多数不出块
通信层2	片上 2D Mesh，PB 间以对等（P2P）链路直连；采用 X-Y 维序路由；仅转发真正需跨块的稀疏流量；避免全局总线拥塞与级联翻转功耗
通信层3	跨芯片 DRAM Fabric，多芯片通过 UCIe/PCIe 级 C2C 接口组成分布式网格；远端共享状态存入 DRAM Fabric；容量可横向扩展；带宽呈“近端极宽、远端聚合”形态

下表 1 给出了大规模仿真使用的具体参数，便于建立量级概念。

3.2 MCHA 的面积与功耗分解

注意“核内 1KB SRAM、PB 内上千 GB/s、片外 409.6GB/s”这组数字的搭配逻辑：MCHA 不靠单核吃下大状态，它依赖映射算法把实体切得足够碎、把邻居聚得足够近，让高频访问永远落在带宽最宽的近端，下表 2 的面积功耗账也有印证。

整体看下来，MCHA 的硬件重构抓住了一个对称性——PSC 的邻居通信天然分层（核内、块内、片上、跨芯片），硬件带宽就按同样的层级供给；全局缓冲区这个唯一的串行点被消除后，数据访问第一次有机会在离计算最近的地方被终结。

四、数据驱动编程模型：四个触发器把全局屏障变成异步事件

光有网络还不够。如果软件仍然按“全体集合、统一前进”的屏障方式编程，网络再宽也会被同步语义堵死。MCHA 因此配套了一个数据驱动编程模型，核心是让每个核由数据是否到达决定自己的下一步动作，摆脱全局时钟点名式的统一调度。下图 4 把传统程序与 MCHA 程序并排放大对比。

• 传统流水线上（图 4e），核 A、核 B 都要经历“找邻居→进全局缓冲区→DRAM 输入输出→出全局缓冲区→等待→写回→同步”的固定序列，灰色的 Wait 段就是屏障造成的空转。
• MCHA 流水线把 DRAM 输入输出与邻居查找、接收、取回、计算重叠起来，核间传输由 NoC 在后台完成，绿色段就是被省掉的等待。

模型定义了四类硬件触发器，覆盖一个核所有可能的唤醒原因：

触发器类型	描述
内存条件触发器（Memory Conditional Trigger）	周期性比较本地 SRAM 中预设地址上的状态变量，当数据满足程序指定的逻辑谓词时触发；例如等待若干邻居数据到齐后再启动 $f$ 计算
相位条件触发器（Phase Conditional Trigger）	在同步点切换计算相位，相当于传统编程中一层 for 循环的退出条件，负责状态机平滑跳转
输入触发器（Input Trigger）	输入 FIFO 一收到消息即触发，硬件自动解包并将数据注入被挂起的计算
默认内存扫描触发器（Default Memory Scan）	当 FIFO 中无输入时，核自动扫描本地 DRAM 段寻找待处理任务，确保无外部刺激时核仍能自主推进，避免陷入空转的“僵尸核”状态

支撑这套模型的是一条三段式异步触发序列：

• 第一段初始执行（Initial Execution）：核算到需要邻居数据时，只把数据索引发出去，自身不等待，继续干别的活；
• 第二段索引接收（Index Reception）：持有该数据的核收到索引，在本地 SRAM 中查到数据并回传，对应输入触发器；
• 第三段数据取回（Data Retrieval）：数据回到请求核，被挂起的计算从断点恢复。

一次跨核取数由此被切成三个互不阻塞的事件，传输延迟被旁边核的有效计算填满。

实现上有一个非常精巧的零能耗细节。MCC 对输入 FIFO 的读取复用标准 RISC-V 的 lw 指令：FIFO 为空时 lw 返回 32 位全 0，硬件据此进入默认内存扫描；FIFO 非空时返回的数据包保证至少有一位为 1（Type 1 包的第 28 位、Type 2 包的第 31 位恒为 1），程序通过一次条件分支即可区分“无数据”与“有数据”，不需要任何额外的状态查询电路。作者还展示了用这套模型改写 DeepSeek-R1 思考过程的 C++ 示例（ https://github.com/carabdis/MCHA/blob/main/LLM.md ），说明它的表达能力并不局限于规则图算法。

总之，数据驱动模型完成了语义层面的关键替换：把“时间到了一起动”的屏障语义，换成“数据到了各自动”的事件语义；配合三段式触发序列，传输延迟从关键路径上被摘下来，填进了其他核的计算间隙。

五、通信协议与任务映射：让数据在离消费点最近的地方被消化

分布式内存结构最容易被质疑的两点：一是消息会不会把网络淹没，二是程序员怎么知道哪个实体该放在哪个核上。MCHA 用一套精简包格式、两级仲裁协议和一个解析化的三步映射法回答了这两个问题。

首先，我们先看消息格式。图 5(b) 定义了两类硬件包。

上面这种分层消息格式设计匹配了不同层级的通信特征：本地通信频率高、数据量小，用短包降低开销；远程通信频率低、数据量大，用变长包提升带宽利用率。32 位的小包设计也刚好匹配 RISC-V 的字长，实现了单周期收发，进一步降低了通信延迟，非常适合 PSC 任务的细粒度数据交互。

PB 内部 8 对输入输出 FIFO 并发请求时，仲裁器采用带反饥饿机制的先到先服务策略：每个输入 FIFO 配有等待计数器，每仲裁一轮计数器加一，被服务后清零，选中当前等待最久的请求。

再看任务映射，这是决定硬件能否跑满的软件关键。

• 第一原则是缓冲区的集体使用权：每个实体状态只有它的属主核可写，其他核只能读或发起请求，类似面向对象语言里对象私有数据加成员函数的关系，从根上避免了多写冲突。
• 第二原则是局部性感知的实体聚簇：用图划分或重叠划分算法，把交互频繁的实体预先放进同一个 MCC 或相邻 PB；实体移动导致邻居关系变化时，按交互频率做周期性实体迁移，动态调整边界，保持负载均衡。
• 第三原则是对复杂更新函数做收缩式映射：输入数据驻留本地 SRAM 不动，权重像脉动阵列一样流过相邻 MCC，乘加结果逐级传递，两层神经网络的中间激活直接缓存在中间核里，避免稠密层成为新瓶颈。

下图 7 用 $A \cdot \text{prod}(B) - C$ 的例子对比了同一计算在 GPU 与 MCHA 上的数据路径。

映射过程还可以解析求解。论文定义 $\rho_l$ 为第 $l$ 级流水线处理并发出一个结果包的平均周期数，$\lambda_l$ 为取出并解析一个输入包的平均周期数，$N_l$ 为该级理想核数。稳态下相邻两级吞吐必须相等：

以图 7 为例，核 0 每 1 周期产出一个包，即 $\rho_0 = 1$，核 1 每 3 周期消费一个包，即 $\lambda_1 = 3$，代入得到 $N_1 : N_0 = 3 : 1$，两级按 1 比 3 配核即可不堵不饿。最后一步再按片上 SRAM 容量做现实缩放：乒乓缓冲要求并发相位数 $P$ 满足 $P \cdot SRAM_{phase} \leq SRAM_{total}$，容量不足就迭代减少活跃相位，直到约束满足。这让 MCHA 的部署从“凭经验调参”变成了可计算的流量匹配问题。

总之，协议层追求“高频通信极简、远途通信有序”，映射层追求“属主唯一、邻居聚簇、计算脉动”，再用吞吐等式定量配平流水线，MCHA 把分布式内存系统最难的两件事——不堵、不饿——都做成了硬件与编译器可执行的规则。

六、实验评估：153 倍到 2457 倍的加速究竟从哪里来

论文的评估平台是一个直接从 RTL Verilog 抽取的周期精确模拟器，硬件参数按 TSMC 28nm HPC+、200MHz 综合结果标定，并实际流片验证了连接原型；对比对象覆盖 A100、RTX 3090 等通用 GPU，PEARL 所在的 FPGA 平台，以及 ActiveN、MC3A、Dalorex、PolyGraph、神经引擎等一批专用加速器。被测系统分两档：MCHA-4 为 4 芯片（256 个 MCC），MCHA-32 为 32 芯片（2048 个 MCC）。

负载覆盖三大域：

• MARL 用 MPE Simple Spread、StarCraft II（SMAX）、Switch Riddle、STORM，基线为 JAX-MARL（A100/RTX 3090）与 PEARL（FPGA）；
• 神经形态用 2% MVC 运动控制模型，对齐 ActiveN 的设定；
• BSP 图计算用 PageRank、BFS 与马尔可夫随机场分割，图数据包括 orkut 与 RMAT-26。

下图 8 是总览结果。

• MARL 是提升最夸张的一档：MCHA-4 相对 GPU 加速框架取得 153.06 倍到 2456.96 倍加速，MCHA-32 再比 MCHA-4 快 1.22 到 4.25 倍；相对 FPGA 上的 PEARL，MCHA-4 也有 2.28 到 4.78 倍优势。
• 神经形态负载上，MCHA-4 相对各类专用神经加速器快 5.36 到 68.79 倍、相对 GPU 快 4.56 倍，单任务 0.7842 秒完成；MCHA-32 相对 ActiveN 达到 39.996 倍加速；
• 在高能效对比档，它仅用对标对象 9.36% 的功耗便取得 1.175 倍的性能优势。
• BSP 图计算上，MCHA-32 相对 GPU 在 PageRank、BFS、MRF 上分别取得 86.69 倍、3.93 倍与 4.56 倍；
• 与 Dalorex 这样的近数据架构同规模对比时互有胜负，而把片上内存扩到 4.2MB/核后的 M1L 配置能取得 5.66 到 7.28 倍优势。
• 论文还专门与 XLA 即时编译对比：即便去掉 GPU 框架层开销只比内核，MCHA-32 仍快 4.01 到 21.93 倍，因为 XLA 编译本身要耗去 GPU 97.5% 到 99.7% 的执行时间，软件融合救不了硬件层面的带宽天花板。

加速的来源可以用两张“证据图”看明白。

• 其一是数据移动量对比（图 9）：同样 1000 智能体跑 1000 步，RTX 3090 移动 1410.6KB 数据，其中 97.9% 是额外冗余；MCHA-4 只移动 94.8KB，相差 14.88 倍，而任务真正必需的数据只有 29.6KB。
• 时间轴上，MCHA 的片上两级通信占了 57.3% 到 69.1% 的操作周期，但这些全部是局域化流量，真正落到 DRAM 的访问只占 2.26% 到 5.44%，而 GPU 上 DRAM 访问占 78.9%。

表 3 从内存足迹角度给出同一结论的另一面：核内操作量高达数百 MB，真正的 DRAM 访问量只有 0.035 到 0.139MB，差了三到四个数量级。

下面是 Roofline 与扩展性分析，见后文图 10、图 11。

• A100 的 Roofline 只有一条全局带宽顶线，所有工作点被同一条 DRAM 带宽锁死；
• MCHA-4 有四条层级带宽顶线，STORM 与 Switch Riddle 这类高频交互负载先吃满 PB 内带宽、再撞上算力顶，瓶颈位置由算法数据流动态决定。

规模扩展方面，MVC 上 MCHA-32 相对 MCHA-4 达 7.47 倍，万级智能体的 SMAX 上达 3.85 倍，接近线性，靠的正是邻居局部性与动态边界迁移。

下图 12 中，设计空间探索进一步回答“带宽该怎么投”：跨芯片带宽与全局 DRAM 带宽对有效吞吐影响最大，把它们从高到低压缩时，单步延迟从个位数万周期飙升到 80 万周期量级；而块内、块间带宽在合理区间内变化平缓。这与金字塔的资源分配完全自洽——近端靠映射把流量做密，远端靠把通道做宽、把访问做少。

整体看下来，四个数量级的加速与先进工艺、高主频无关，它用的只是 28nm、200MHz；加速来自流量结构的改写：47.66 倍冗余搬运被消除，96% 的远内存访问被近端片上流量替代，再由层级带宽与数据驱动流水线把这些近端流量高效排干。

七、MCHA 的本质、边界与启示

把 MCHA 放回过去十年的硬件谱系里看，它的定位会更清楚：它属于“内存中心”这条暗线在智能体时代的一次完整落地，而且少见地同时交付了硬件、编程模型与映射方法学三件套。

7.1 本质

计算中心架构的隐含假设是“数据是廉价的、计算是昂贵的”，所以拼命堆浮点单元、让数据跨越缓存层级来迁就计算。PSC 负载把这个假设彻底反转：在邻居随机交互的场景里，跨层级取数才是昂贵的一方，单步计算反而很轻。

MCHA 的应对是三重对齐：

• 把负载的通信局部性层级（邻居、邻块、片上、跨芯片）与硬件带宽层级对齐
• 把实体的属主权与核的本地 SRAM 对齐
• 把算法的相位切换与硬件触发器对齐

一旦这三层对齐，全局缓存这个所有核争抢的唯一串行点就不再需要，内存墙从“被反复冲击”变成“被绕开”。这对当下 AI 基础架构有三点直接参考价值。

要点	说明
智能体系统架构演进	智能体系统正从单个大模型推理转向成千上万个模型实例的步进化交互；MARL、世界模型与多智能体模拟的硬件需求显著区别于传统稠密算子；单纯依赖 GPU 全局显存与集合通信将带来数十倍实测冗余；近内存与片上网络化设计需被重新评估
显式数据流动优势	MCHA 验证了在不规则负载下，显式数据流动优于隐式缓存一致性；程序员或编译器明确掌握数据位置，硬件仅专注高效搬运；该思路与数据流架构、CGRA 及 PIM 的发展方向一致
解析化部署方法	采用吞吐等式配平、乒乓缓冲约束与局部性聚簇等策略；为编译栈提供了可直接复用的映射框架

7.2 边界

论文自己列出了明确局限：

• 拓扑到核的映射仍需较多人工投入，作者把自动化代码转换、借助智能体编程工具完成移植列为后续工作；
• 单核 1KB SRAM、200MHz 主频决定了它依赖极致的切分与映射质量，单核算力并不占优；
• 评估主体基于周期精确模拟器，流片芯片目前用于连接原型验证，大规模多芯片系统的物理实现数据还有待公开，开源仓库撰稿时尚未开放，复现需要等待代码释出。
• 此外，MCHA 的收益建立在 PSC 范式成立的前提上——步内并行、步间同步、邻居可局部化——对于完全无结构的全局随机访问负载，金字塔层级同样会失效。

总之，MCHA 最值得带走的是一条设计原则，单个加速数字反在其次：当负载的时间耗在搬数据上时，增加算力单元是南辕北辙，重构数据的驻留位置与流动路径才是正解；它用 28nm 的硅证明了内存中心化、通信层级化、执行事件化这套组合拳在智能体时代的系统级价值，也为下一代 AI 芯片的架构选型提供了一个经过量化验证的参照系。