2nm背面时钟网格：时钟偏差降低45%，正面布线减少28%

先进制程进入 2nm 以后，一个矛盾越来越突出：晶体管还在继续缩小，芯片正面的布线空间却没有同步变宽裕。

电源网络、时钟网络和信号线都在争夺有限的高质量金属层。尤其是时钟网络，它需要把同一个时钟信号送到成千上万个触发器，同时控制时钟偏差（Clock Skew），往往还要占用阻抗较低的高层金属。

背面供电网络（BSPDN, Backside Power Delivery Network）最初只是为了解决供电问题。既然电源已经搬到晶圆背面，那里新增的厚金属层能不能承担更多任务？

加州大学圣克鲁兹分校（UC Santa Cruz）最近的一项研究，把时钟网格（Clock Mesh）也搬到了晶圆背面。基于 2nm nanosheet/GAAFET 技术，与结构相近的正面方案相比，背面时钟网格平均将时钟偏差降低 45%，接收端转换时间（Sink Slew）降低 25%，时钟功耗降低 4.5%，同时减少 28% 的正面时钟布线。

这项工作的意义不只是优化了一张时钟网络。随着电源和时钟相继进入晶圆背面，背面开始从单纯的供电区域，变成芯片新的布线资源。

▲ 背面时钟网格位于晶圆背面的低阻金属层，触发器仍位于正面，时钟通过垂直互连穿过晶圆连接时钟接收端。图片来源：UC Santa Cruz

01 Clock Mesh 为什么这么占布线资源

数字芯片中的时钟网络有一个特殊要求：时钟边沿需要尽量同时到达大量时序单元。

假设一颗 SoC 中有上万个触发器（Flip-Flop），不同区域收到时钟的时间差越大，时钟偏差就越大，组合逻辑的时序裕量（Timing Margin）也会被进一步压缩。到了高频设计阶段，几十皮秒的差异都可能影响时序收敛。

常见的时钟树（Clock Tree）从时钟源逐级分叉，通过缓冲器把时钟送到各个区域。而时钟网格更进一步，在芯片上铺设横纵交错的金属网络，借由大量并联连接形成低阻、冗余的时钟路径。

这种结构有利于降低时钟偏差，也能提升对工艺波动的容忍度，但代价是消耗大量金属资源。

为了降低 RC 延迟，时钟网格通常希望使用低阻抗的高层金属，并采用更宽的线宽——这些资源同时也是高速信号布线所需要的。

进入先进节点后，标准单元持续缩小，互连尺寸却很难完全跟上晶体管的缩放速度。结果是晶体管密度还能继续提高，但布线拥塞（Routing Congestion）越来越棘手。

时钟网格恰好是其中的布线大户之一。

02 背面供电腾出了一套新的金属资源

传统芯片中，电源和信号都从晶圆正面布线。VDD、VSS 需要经过多层金属逐级送到晶体管附近，既占用布线资源，也会增加供电路径的电阻和 IR Drop（压降）。

BSPDN 改变了这条路径。

电源从晶圆背面进入，通过背面金属和垂直互连靠近晶体管，供电与正面的信号布线因此在物理空间上实现了分离。

▲ 背面供电通过 nTSV 和埋入式电源轨（Buried Power Rail）将电源送到晶体管附近，使供电不再与正面的信号布线大量争夺 BEOL 布线资源。图片来源：imec

背面也因此出现了一套可以参与芯片互连设计的金属系统，而且这些金属层通常可以做得更厚、阻抗更低。如果供电网络没有占满这些资源，把其中一部分分配给时钟，就有了工程上的可行性。

UC Santa Cruz 的研究基于 2nm nanosheet 技术，在 OpenROAD 中分别实现正面时钟网格和背面时钟网格，并测试了四个不同规模的设计，覆盖约 1900 到 15000 个触发器。

时钟网格被放在背面，触发器仍留在正面，因此每个时钟接收端都需要通过垂直互连连接回来。

这并不是一次没有代价的“搬家”。垂直互连会引入额外寄生参数，背面金属本身也需要占据空间。设计者需要在低阻金属带来的收益和新增垂直连接的代价之间重新寻找平衡。

03 Clock Skew 为什么能降低 45%

四组设计中，背面时钟网格的平均时钟偏差比对应的正面网格低 45%，接收端转换时间平均降低 25%。

背后的机制与时钟网络的 RC 特性直接相关。时钟网格的延迟受金属电阻、电容和网络几何结构影响。背面更厚、更低阻的金属降低了时钟传播路径中的电阻，使不同时钟接收端之间的延迟差更容易控制。

▲ 背面与正面时钟网格实验结果。四组测试设计中，背面方案平均降低 45% 时钟偏差、25% 接收端转换时间和 4.5% 时钟功耗，同时减少 28% 的正面时钟布线。图片来源：UC Santa Cruz

研究人员还进行了 1 万次 Monte Carlo 仿真，观察工艺波动对时钟网络的影响。结果显示，背面时钟网格的偏差分布宽度约为正面网格的三分之一。

对于时钟网络来说，这项改善很关键。芯片不可能只在典型工艺角（Typical Corner）下工作，制造过程中的器件参数、互连电阻和电容都会发生变化。如果时钟网络对这些变化非常敏感，设计阶段就需要预留更多时序裕量。

因此，背面时钟网格改善的不只是平均时钟延迟，而是整个时钟分配网络对工艺变化的敏感程度。

04 28% 的正面布线去了哪里

研究的另一个结果是，采用背面时钟网格后，正面时钟布线平均减少了 28%。

对于 2nm 这样的先进节点，这部分释放出来的布线资源，可能比 4.5% 的时钟功耗改善更有系统级价值。

当供电被移到背面后，正面金属可以更多留给信号布线；如果时钟网格也有一部分进入背面，正面高层金属的压力还会进一步下降。

芯片的两面由此开始出现功能分工。正面仍承担主要的数据和信号互连，背面则从供电开始，逐渐承接时钟等对金属电阻和布线资源高度敏感的网络。

这也改变了 BSPDN 最初的设计边界。背面供电解决的是“电怎么送到晶体管附近”，而背面金属一旦成为可以被 EDA 和物理设计使用的资源，工程师自然会继续评估哪些网络放在那里收益最高。

时钟正成为继电源之后的下一个候选。

05 Clock 之后，Signal 也可能进入背面

背面时钟并不是孤立出现的研究方向。

此前 Georgia Tech 的研究已经探索背面供电与时钟布线的协同设计，并报告背面时钟布线可以降低约 32% 的时钟功耗。后续工作进一步开始研究背面供电网络、时钟和信号如何共同分配有限的背面布线资源。

▲ 背面金属开始同时承担供电与时钟布线。时钟可以通过垂直互连在正面与背面之间分配，为双面物理设计提供新的布线空间。图片来源：Georgia Tech

这会给物理设计增加一个新的优化维度。

过去布局布线主要考虑一条线网（Net）应该经过哪些金属层、走什么路径。随着背面互连逐渐成熟，工具未来还需要考虑某些关键网络应该留在正面，还是通过垂直互连进入背面。

电源、时钟和信号之间也会形成新的资源竞争。把更多网络放到背面并不会凭空创造无限布线能力，背面的金属层数量、垂直互连密度以及与供电网络之间的耦合都会形成新的约束。

最终需要同时权衡的可能包括 IR Drop、时钟偏差、布线拥塞、信号完整性、时序和整体 PPA。

06 2nm 之后，芯片开始真正使用晶圆的两面

过去几十年，逻辑芯片的互连基本沿一个方向发展：晶体管位于底部，上方不断增加金属层，电源、时钟和信号全部在这些金属层中寻找空间。

先进节点继续缩放后，这种单面互连结构越来越拥挤。

背面供电第一次大规模改变了这个格局。现在时钟网格也开始向背面移动，信号布线的相关研究也已经出现。

这意味着背面的角色正在发生变化。它不再只是解决 IR Drop 的一项供电技术，而可能成为先进逻辑芯片互连体系中的第二个布线平面。

对于 2nm 之后的芯片，晶体管继续缩小是一条路线；如何同时利用晶圆正面和背面的互连资源，则可能成为另一条路线。

芯片开始从“在晶体管上方布线”，走向“围绕晶体管布线”。