芯片物理设计中的Leaf Cell解析：标准单元、时序与DRC检查的核心

在芯片物理设计中，Leaf Cell 指的是不可再被分解的最小物理单元。它不包含任何子模块，是最终被直接放置于芯片核心区（Core Area）的基本构建块。

Leaf Cell 包含的主要类型

• 标准单元 (Standard Cell): 提供基本逻辑功能，如与门(AND)、或门(OR)、异或门(XOR)、反相器(INV)、触发器(DFF)、锁存器(LATCH)等。
• 基础宏单元 (Basic Macros): 例如 SRAM 位单元（SRAM bit cell）。
• 库文件定义单元: 由工艺厂商提供的 LIB/LEF 文件所定义的最小可放置单元。

Leaf Cell 的关键特性与影响

Leaf Cell 作为设计的基础，其特性直接影响芯片的最终实现。

面积与布局拥塞

• 芯片核心区的总面积等于所有 Leaf Cell 的面积之和 加上布线带来的额外开销（Routing Overhead）。
• 布局阶段的拥塞问题（Congestion） 很大程度上源于 Leaf Cell 在局部区域的分布密度。

时序分析中的角色

在静态时序分析中，一条信号路径的总延时主要来源于两部分，而Leaf Cell直接决定了其中关键的一部分：

路径延时 = Gate Delay (门延迟) + Wire Delay (线延迟)

1. 门延迟 (Gate Delay)：信号通过 Leaf Cell（如逻辑门）内部产生的延时，由单元本身特性决定。
2. 线延迟 (Wire Delay)：信号在单元间互连线上传输产生的延时，由布线的RC参数决定。
   由此可见，精确的 Leaf Cell 时序模型对保障芯片性能至关重要，这与系统底层性能优化的理念一脉相承。

DRC 违例与 Pin Access

物理验证中的设计规则检查（DRC） 违例也可能出现在 Leaf Cell 上，尤其是其引脚（Pin）处。

DRC 违例通常出现在以下物理结构的检查中：

• 金属走线：同一布线层上的横向导线。
• 过孔：垂直连接不同金属层的导通孔。
• 间距：金属线或过孔之间必须保持的最小距离，防止短路或信号串扰。
• 包围：上层金属线必须完全包围并超出其下过孔边缘一定距离的规则。

其中，Pin Access DRC 是 Leaf Cell 特有的检查项。它指的是布线工具能否在不违反上述任何设计规则的前提下，成功连接到一个 Leaf Cell 的引脚上。如果单元引脚周围的金属布线规则过于严苛或引脚布局不合理，就会导致 Pin Access 失败，进而影响芯片的可布通性。