背面供电后芯片更热了？多出来的14℃从哪来

把供电搬到背面，本来是为了少发热。路径短了，电阻小了，同样的电流下损耗自然低，电压跌落也小。

第一篇里我算过这笔账。供电从正面移走之后，芯片需要的金属层数从 10 到 12 层降到 7 到 8 层，最坏情况的动态电压跌落改善约 10 倍。这是背面供电被推到 2nm 之后的直接理由。

但热的问题没有跟着解决，反而更难了。这两件事同时成立，是这套结构最容易被讲漏的一处。发热的总量确实在减少，变的是热从哪儿走、又往哪儿散。

一、热要走的路径换了一条

先说结构。

正面供电的老结构里，晶体管上面压着十几层金属，下面垫着一片七百多微米厚的硅。芯片装进封装时是倒着的，器件面朝下，硅的背面朝上。热从晶体管出来，穿过厚硅，穿过导热界面材料，才到散热器。硅在这里干两件事：向下导热，以及把局部热点横向摊开，让一个点的温度扩散到周围去。后面那件事在账面上不显眼，实际分量更重。

背面供电把这个顺序改了。器件被留在了中间：正面是只跑信号的互连层，背面是刚做好的供电金属。imec 的迈尔斯在描述这套结构时用的是一个很直的说法，发热的器件被正面互连和背面金属夹住了。

热的出口也跟着变。加工时晶圆是正面朝下键合到载片上的，那个载片会一直留到最终封装里。向上的那条主路就多出两段：键合界面和载片。这两层以前只负责机械支撑，现在进了热必须走的通道。向下那条路穿过背面金属栈，通往基板，是次要路径。imec 的热建模团队负责人赫尔曼·奥普林斯把这两件事放在一起讲：额外温升主要来自硅衬底的减薄甚至去除导致横向热扩散能力下降，以及硅载片和键合界面进入了通往散热方案的主热路径。

顺手补一个容易忽略的细节。英特尔在描述自己的背面工艺时提过，用来做支撑的那片载片本身是针对导热做过优化的。也就是说，这道工序的设计者从一开始就知道，支撑件会变成热通道的一部分。

图 1：正面供电与背面供电的热通路对比。自制示意图，层序按永久载片方案绘制。

二、减薄磨掉的，正好是摊热的那层

第二篇里我写过，减薄要减掉一片 300mm 晶圆 99.8% 的厚度，从 775 微米减到 1 到 3 微米。当时那个数字是用来讲工艺难度的。放到热这条线上，同一个数字有另一层含义。

硅的热导率是 140 W/(m·K)，二氧化硅是 1.4。两个数差一百倍，而这只是账面上的一半。厚硅片真正的作用是横向扩散，它把热从一个小面积摊到一大片面积上，等于白送晶体管一块散热板。减薄磨掉的恰好就是这块板。

我一开始把账记在金属层头上，觉得是那层金属把热堵住了。这个判断不对。背面那层金属自己也参与摊热，真正变了的是另外两件事，一件在被磨掉的那层硅上，另一件在装配的顺序上。

问题在于热源越集中，这一步越致命。逻辑区的功耗密度分布本来就不均匀，热点的面积小、功率密度高。硅层还在的时候，热点周围有足够的材料把热吸走；硅层被磨到几百纳米之后，热点周围只剩下低热导的介质层和金属层，热只能就地堆积，然后被逼着往一个方向走。

迈尔斯把结果说得很短：热点大概率会变得更小，也更热。这句话里“更小”那一半其实比“更热”更麻烦。面积越小，单位面积上的热流密度越高，对后面每一级散热结构的要求就越苛刻。

这里还有一个方向上的不对称。硅衬底原本是双向导热的，向上到散热器，向下到基板，两边都能分摊。减薄之后，向下那条路被背面金属和基板占据，热更容易被逼向上，全部挤在同一侧。冷却系统要处理的，就不再是分散在两个方向的热，而是挤在一个面上的热。

图 2：常见材料与散热材料的热导率对照。自制示意图，数值取常温典型值，据公开材料参数整理。

图 3：从结到冷却液的热阻链路，哪一段变了。自制示意图，定性示意，宽度不代表精确热阻比例。

三、温升数据要分开看

这类题目最容易出错的地方，是把不同口径的数字并排放在一起。目前公开可查的量化证据主要有三组，来源和条件都不一样。

图 4：Semiconductor Engineering 关于背面供电散热障碍的报道。图片来源：semiengineering.com，2026 年 2 月 23 日。

第一组来自 imec。2024 年国际电子器件会议上，他们按一颗 80 核服务器 SoC 的真实负载功耗分布，做了 1 微米分辨率的温度仿真。仿真用的是一套 A10 节点的高密度标准单元，单元高 90 纳米、栅极间距 42 纳米、最底层金属节距 18 纳米，整个模型 112 平方毫米，塞了三百多万个逻辑单元和存储器宏。结论是与正面供电结构相比，背面供电结构的热点温度最高高出约 14 摄氏度。论文把成因归到额外热阻和背面供电自身摊热能力的相互作用上。

第二组来自国立阳明交通大学的封装级仿真。他们的口径是最高温度：正面供电结构 57 摄氏度，换成背面供电 80 摄氏度。他们列出的热阻来源有三项，正面后端层本身的高热阻、晶圆背面工艺引入的额外混合键合层，以及减薄。同一项工作还提到，衬底减到 300 纳米以下，自发热会明显加剧。

第三组来自一项多尺度建模研究。它对 CPU 热点区域的分析给出的数字是，背面供电结构的温度比正面供电高出约 45%。这项工作的建模范围从 20 纳米一直跨到 100 微米，把热和流体两个场放在一起算，探索的范围包括热导率从 0.2 到 1000 W/(m·K) 的键合界面、几种后端金属材料，以及在背面金属区域直接嵌入微流道。

图 5：三组公开口径的温升与热阻数据。自制示意图，均为仿真或厂商演示口径，非量产实测。

图 6：imec 官方文章《Navigating thermal challenges in advanced systems on chip》。图片来源：imec-int.com。

把这三组放在一起看，第一组给的是同一块芯片上的绝对温差，第二组给的是封装级的绝对温度，第三组给的是相对升幅。研究对象的功耗规模、封装形式和边界条件都不同，任何两个都不能直接相减或相比。它们的共同点只有一个：方向一致。

英特尔的表述需要单独说一句，因为它常被引用成反面证据。PowerVia 测试芯片的新闻稿里写的是，该芯片实现的热特性与逻辑缩放预期带来的更高功率密度相符。这是一句肯定性的描述，但它没有给出温度数值，也没有和正面供电做对照。那颗芯片是 Intel 4 加 PowerVia 的能效核测试芯片，用的还是鳍式晶体管，不是千瓦级的全环绕栅极高算芯片。它跟上面那项仿真不是一个量级上的观察，两者并列不构成正反对立。

真正需要警惕的是趋势，而不是某一个数字。imec 的另一组仿真给出的判断是，从 A10 走到 A5，功率密度还要再涨 12% 到 15%，同样的工作电压下温度会再升约 9 摄氏度。堆叠的互补场效应晶体管要在与纳米片相同的温度下工作，只能把电压降下来。这种量级的抬升放进一个装着几十万颗芯片的数据中心，性质就变了。

四、设计这一侧先动手

散热的第一层应对不在冷却端，在设计端，因为那里还改得动。

迈尔斯给了两条具体路径。一条是把背面供电网络的金属密度做满，让金属自己承担一部分局部横向扩散，等于把背面金属层顺手当成一块均热板用。另一条是把正面后道工艺的过孔密度提上去，降低通往散热器那一侧的热阻，让热更容易地被推到有冷却的一边。

更进一步的做法是把热当成设计的显式约束，让它进入布局阶段，而不是等到后端再补救。这一步要动的东西不少：标准单元要摆在哪里、高功耗模块要不要聚在一起、纳米硅通孔的布局要不要跟热源对齐、背面金属要不要在热点区域局部加厚。这些都牵动布局布线流程和签核工具。

键合材料是另一个变量，分量比看上去重要。键合层同时承担机械连接和热通路两个角色，这两个要求的方向并不总是一致。业界的候选是氮化铝。一篇被 IEEE Xplore 收录的论文做过仿真和实验验证，结论是氧化硅键合受限于自身热导率，把厚度做薄能改善散热，但厚度做薄会带来一堆集成难题；氮化铝的散热表现对厚度不那么敏感，在集成上更有余地。同一批研究里还有一个概念叫 cool 3D chiplet，思路是把氮化铝铺到器件级、堆叠模块级和封装级三个层次，替代原来的层间介质。这还处在评估阶段，没有量产披露。

工具链也在补。Cadence 的 3D-IC 平台把 Celsius 热求解器和 Voltus 电源完整性工具放在同一条流程里，Synopsys 的 3DIC Compiler 接的是 RedHawk-SC 电热版本，西门子的 Calibre 从热机械应力这一侧切入 3D 堆叠。这批工具的用法正在从后端签核往前挪，因为迈尔斯提醒过一件事：靠软件在运行时压温度是可行的，但软件方案本身不够精确，为了压住一个热点，往往要连带压掉一大片本来不过热的区域，代价直接落在性能上。

图 7：散热缓解手段分布在四个层面。自制示意图，整理自 imec、Semiconductor Engineering 与厂商公开材料。

图 8：Cadence Integrity 3D-IC Platform 的电热与多物理场分析能力说明。图片来源：cadence.com 中文官网。

五、冷却结构正在被搬进硅片内部

设计侧再怎么优化，也不能把热凭空消掉，最终还是要有人把热带走。过去二十年，冷却结构待在封装外面，冷板贴在封装壳上，中间隔着导热界面材料、均热盖板和一堆界面。热从晶体管出发，要跨过好几层才开始被液体带走。

这一步正在被压缩。

台积电在 2025 年的电子元件与技术会议上演示了一套直接硅水冷方案，把一块刻了微通道的硅基微冷却器熔融键合到芯片背面，跳过导热界面材料，直接跟硅接触。演示平台是一块约 3300 平方毫米的 CoWoS-R 中介层，用去离子水做冷却液，流量 40 毫升每秒时结到环境的热阻做到 0.055 摄氏度每瓦，比带导热界面材料的盖板液冷低将近 15%，在超过 2.6 千瓦的总功耗下能把温升压在 63 摄氏度以内，逻辑芯片背面的功率密度超过 7 瓦每平方毫米。台积电同时说明，这套结构会进到 CoWoS-L 这一档，而那一档本身就要集成背面供电和深沟槽电容。

学术侧走得更激进。北京大学宋柏团队 2025 年在《自然·电子学》上报道了 3000 瓦每平方厘米的散热能力，用的是嵌入式微射流加拉链形微通道。今年的后续工作换成了介电流体，做成水平进、垂直出的歧管微通道结构，把两相冷却的稳定能力推到 1570 瓦每平方厘米。介电流体的好处是绝缘，不用担心短路和腐蚀，代价是沸点、比热和表面张力都不如水，两相流动容易失稳，这也是它长期卡在 1000 瓦每平方厘米以下的原因。

韩国科学技术院今年公布的一套方案，把微米级水路直接刻在硅基底内部，用室温水单相冷却，实测能应对 2000 瓦每平方厘米，芯片核心温度压在 100 摄氏度以内，整套系统的性能系数做到 106000。他们特别强调的一点是不需要纳米表面改性或者金刚石衬底这类昂贵配套，标准硅片刻蚀工艺就能做。这条信息的意义在量产可行性，不在峰值数字。

工业界已经有人动了真格。据公开报道，微软在 2025 年 9 月披露，他们跟洛桑的初创公司 Corintis 合作，把微流道直接刻在一台在跑的服务器硅封装背面，测得的峰值温升比冷板方案低了最多三倍。这类方案有个共同性质，它是一道晶圆背面工序，采购方是晶圆厂或者封测厂，不再是数据中心买一台液冷整机那么简单。

还有一条中间路线值得记一笔。今年发表在《Communications Engineering》上的一项研究没有把微流道做进硅，而是嵌进封装基板，做成直接到封装的冷却。实验里它处理的热流密度约 625 瓦每平方厘米，只需要 2 到 4 毫升冷却液，结温和热阻相比风冷下降约 6 到 7 倍，相比传统带界面材料的液冷散热器下降约 2 到 3 倍。工程上它是从现有封装形态往硅片方向迈的第一小步。

图 9：冷却结构从封装外一路推进到硅片内部。自制示意图，各自条件下的公开演示值，不可横向直接对比。

图 10：台积电在 CoWoS 上演示直接硅水冷的报道，含热阻与功耗数据。图片来源：semiwiki.com，2025 年 ECTC 论文解读。

图 11：韩国科学技术院内置液冷技术的官方数据报道。图片来源：trendforce.cn，2026 年 6 月。

六、金刚石：一条更贵也更快的路

材料这一侧今年最大的变化，是金刚石从磨料柜台走到了功率芯片的背面。

金刚石的热导率在 2000 W/(m·K) 以上，是硅的十几倍。围绕它有三条路线在并行。最便宜也最先上量的是金刚石铜复合材料，热导率做到 600 到 900 W/(m·K)，约是纯铜的 1.5 到 2 倍，成本只有纯金刚石的几分之一，还能用现有金属加工设备生产。往上一级是化学气相沉积的多晶金刚石热沉片，热导率约 1500 W/(m·K)，适合功率模块和氮化镓射频器件。性能天花板是单晶金刚石，热导率 2000 W/(m·K) 以上，代价是生长速度极慢、尺寸受限，有业内估算认为 4 英寸单晶热沉片的价格约 3 万元一片，是同等面积硅片的数百倍。

真正让这条线被行业认真对待的是一次选型对比。有报道称台积电在 2026 年 1 月同时测试了碳化硅和单晶金刚石两种背面散热贴片材料，测试工况约 800 瓦每平方厘米。单晶金刚石能把结温压在 85 摄氏度以内，热阻比碳化硅方案低 60% 以上；碳化硅方案在功耗超过 700 瓦之后结温就突破 110 摄氏度，触发降频。这次对比的对象是千瓦级 AI 芯片的背面散热贴片，不是中介层材料。随后的解读是分层选择，金刚石专攻高端 AI 芯片的背面，碳化硅靠成本继续覆盖中端算力和功率器件。

商业化也已经发生。一家叫 Akash Systems 的公司在 2026 年 2 月交付了首批搭载金刚石冷却方案的英伟达 H200 服务器，客户是印度的主权云服务商，官方口径是 GPU 热点温度降低 55 到 60 摄氏度，全程满频运行，性能提升 15%。一个月后，同一家公司又推出搭载 AMD Instinct MI350X 的金刚石冷却服务器，拿到 3 亿美元订单。

国内这一侧的动作集中在材料端。黄河旋风今年 2 月建成了一条 8 英寸金刚石热沉片产线，热导率 2000 到 2200 W/(m·K)，一期投资 3.6 亿元，年产能 2 万片。斯坦福大学乔杜里团队则在工艺侧推进了一步，在 400 摄氏度的条件下直接在半导体器件上生长大晶粒多晶金刚石，并且在金刚石与氮化硅的界面处自然形成碳化硅，充当声子桥梁，实测热边界热阻低于预期。这项工作的合作方里有台积电、应用材料和三星。

金刚石的问题不在性能，在成本曲线和加工。它现在的定位，是那些功率密度高到常规方案已经算不过来的场景。

图 12：金刚石散热产业分析，涉及芯片级、器件级、封装级、系统级四条路线。图片来源：eet-china.com 电子工程专辑。

七、观点

把这一轮材料读下来，我的判断是散热的问题不在某一项技术身上。

热的绝对量确实在降，背面供电的本意也在实现。可偏偏热被推到了一个更不利的位置：硅衬底那块白送的散热板被磨掉了，器件被两层金属夹住了，键合界面和载片进了主通路。省下来的那部分功耗，和散热难度上升带来的那部分代价，是两笔要分开记账的账。

三组公开的温升数据都指向同一个方向，这已经足够说明问题；但它们分属不同的研究对象和条件，任何一组都不能直接当作量产产品上的名次。真正能看的，是后面两年的实测。

我不太担心冷却技术本身。微流道、直接硅水冷、金刚石，这几条线上的数字已经说明，把热带走这件事是有解的。我担心的是这些方案的位置。它们正在从封装外面搬进封装、搬进基板、搬进硅片本身，这意味着散热从一道整机工序变成了晶圆厂的一道工序。工序一旦进了晶圆厂，它的推进速度就不由数据中心的迭代节奏决定，而由良率、成本和工艺成熟度决定。第二篇里讲减薄和键合时提过同一件事，配套链的成熟度才是真正的节拍器。

还有一层是软件。运行时靠降低电压和频率压温度是现成手段，成本也低，但它不精确，压一个热点要连带牺牲一片正常区域的性能。这条路的边界，取决于设计侧愿意把多少热的约束提前消化掉。对芯片热管理、电源完整性以及先进封装设计感兴趣的话，可以顺着技术文档里的架构设计与避坑材料继续翻。

上一次互连结构出现这个量级的改动，是九十年代把铝换成铜。那一次改完之后，互连从配套变成了主角。这一次被推到台前的，可能是散热。晶体管还能继续缩，但如果电送不进去、热也散不出来，纸面上的性能就兑现不了。

下一篇按顺序写全环绕栅极与背面供电为什么必须协同设计。这两个技术现在被当成两件事在讲，但它们的约束条件其实扣在同一个地方。

图 13：IEEE Spectrum 关于芯片散热与 CMOS 2.0 的系统协同优化论述。图片来源：spectrum.ieee.org，2025 年 11 月刊。

信息来源

1. imec 官方文章《Navigating thermal challenges in advanced systems on chip》（imec-int.com）
2. imec 在 IEEE Spectrum 发表的热管理综述，2025 年 11 月刊
3. imec 在 2024 年国际电子器件会议（IEDM）发表的 80 核服务器 SoC 热仿真研究
4. 国立阳明交通大学关于背面供电封装级热特性的仿真研究
5. 《Exploring Efficient Thermal Management Solutions for BSPDN Systems Using Multiscale Modeling》
6. IEEE Xplore：《Predictive Simulations and Experimental Study of AlN Bonding for Better Thermal Dissipation in BSPDN》
7. IEEE Xplore：《Aluminum Nitride Interlayer Dielectric Integration for Effective Heat Dissipation of 3D-IC》
8. Semiconductor Engineering：《Backside Power Delivery Creates Fab Tool, Thermal Dissipation Barriers》（2026 年 2 月 23 日）
9. Semiconductor Engineering：《Backside Power Delivery Nears Production》
10. 台积电在 2025 年 IEEE 电子元件与技术会议（ECTC）发表的《Direct-to-Silicon Liquid Cooling Integrated on CoWoS Platform》，经 SemiWiki 解读
11. 北京大学新闻网：宋柏团队嵌入式微流冷却研究（《自然·电子学》，2025 年及 2026 年）
12. 韩国科学技术院内置液冷技术官方公告及《Energy Conversion and Management》论文，经 TrendForce 报道
13. 微软与 Corintis 关于服务器硅封装背面微流道的公开披露（2025 年 9 月）
14. 《Communications Engineering》关于直接到封装冷却的研究（2026 年）
15. 电子工程专辑《金刚石散热产业分析报告》及半导纵横、思瀚产业研究院等产业分析材料
16. Cadence、Synopsys、西门子 EDA 官方产品页面关于 3D-IC 电热与多物理场分析的说明

本文基于上述公开资料整理。文中的温升、热阻、热导率与散热能力数据，均为研究机构的仿真结果、厂商自行披露口径或第三方产业机构的估算，未经第三方实测；不同研究对象、封装形式与测试条件下的数据不可直接相互比较，也不能直接外推为量产产品的实测表现。氮化铝键合、背面微流道、金刚石热沉等方向多数仍处于研究或小批量验证阶段。文中提及的公司与产品仅作技术说明之用，不作为任何采购或投资的依据。