Intel 18A工艺深度解析：RibbonFET GAA晶体管与PowerVia背面供电如何重塑制程节点

作为英特尔IDM 2.0战略下的关键节点，Intel 18A 被视为该公司迄今为止大规模生产的最先进工艺技术。其名称中的 “18A”指代1.8纳米级的特征尺寸，标志着晶体管与互连结构在微缩层面达到了新的高度。这一工艺首次全面引入了名为 RibbonFET 的全环绕栅极晶体管架构，并集成了业界首个名为 PowerVia 的背面供电网络，代表了 半导体制造 领域的重要革新。

晶体管架构

Intel 18A 最核心的变革在于 用 RibbonFET 晶体管取代了沿用多年的 FinFET 结构。与采用垂直鳍片的传统设计不同，RibbonFET 通过多个薄型水平纳米片，使控制栅极从四面包围沟道。这种几何结构提供了更严密的电气控制，有效减少了漏电流，并允许在更低的工作电压下运行，从而在晶体管开关过程中显著提升了效率。

相较于前代 Intel 3 工艺，这种结构转变带来了可量化的功耗优化。英特尔表示，从 FinFET 过渡到 18A 的 RibbonFET，栅极长度大约缩短了5-10%，同时每个晶体管的功耗降低了20%以上。这一改进为在相同功耗和热限制下实现更高性能奠定了基础。

供电网络

Intel 18A 的另一项重大创新是 PowerVia，这是业界首个在量产节点中实现的背面供电网络。在传统芯片中，电源信号与数据信号共享晶圆正面的金属层，容易导致布线拥堵和电压损失。PowerVia 通过将电源网络转移至晶圆背面，有效解耦了电源与信号布线，不仅缩短了 晶体管 与电源之间的距离、减少了电阻，还释放了正面的金属层用于高密度的数据互联，从而提升了时钟频率与信号完整性。

这一架构对未来工艺的持续微缩至关重要。尽管背面供电技术带来了相当大的制造复杂性和成本增加，但它标志着行业采用 BSPDN 技术的重要里程碑。PowerVia 与 RibbonFET 相辅相成，一个专注于晶体管的控制，另一个则为器件提供简洁高效的电源布线，共同构成了 18A 工艺高能效表现的基础。

面积效率与性能的协同优化

在标准单元层面，Intel 18A 通过设计技术协同优化实现了面积效率的提升。其高性能库的高度从 Intel 3 的 240 纳米降至 180 纳米，高密度库的高度则从 210 纳米降至 160 纳米。同时，得益于背面供电释放的布线压力，M0 层的最小金属间距被设定为 32 纳米，在简化制造复杂度的同时，维持了高互连密度。

这些微缩与优化带来了显著的 PPA 收益。英特尔表示，通过采用 RibbonFET、缩小标准单元以及实施 PowerVia 来降低 IR 压降，18A 工艺在与 Intel 3 相同工作频率下，晶体管密度提升了超过 30%。以 ARM 核心子模块为基础的测试显示，在相同电压下，18A 相比 Intel 3 频率可提升 25%，或功耗降低 36%。即便在 0.75V 的低压场景下，性能提升仍可达 18%，功耗减少幅度高达 38%。此外，金属电容和通孔电阻的改进使得工作频率在不增加功耗的情况下可提升超过 15%。

制造复杂度与封装协同

为了实现上述性能，Intel 18A 在金属互连堆栈上也进行了系统性重构。其采用最多 22 层金属互连结构，支持成本优化型、均衡型与高性能型三种配置。在前端微间距金属层，工艺从 SAQP 或 SADP 图形化技术转向直接打印 EUV 光刻，提高了版图效率和设计灵活性。在整体制造层面，M0 至 M4 层采用 EUV 曝光工艺，使掩膜数量减少 44%，有效降低了制程步骤与光刻成本。

在芯片组装层面，基于 18A 工艺的首款产品 Panther Lake 采用了 Foveros 封装技术。这种模块化结构通过 2.5D 版本的 Foveros-S，将计算、图形和平台控制器等不同 tiles 连接成完整的 SoC，允许每个 tiles 使用最合适的工艺节点，从而提高了生产的灵活性与良率。

综合来看，从晶体管架构、供电网络到金属互连系统，Intel 18A 通过一系列设计变化，在性能、能效与制造难度之间寻找了新的平衡点，为高性能计算、AI 推理以及低功耗设备等多种应用场景提供了更高效灵活的平台基础。对于想深入探讨更多底层技术的开发者来说，可以关注 云栈社区 上的相关讨论。