随着摩尔定律逐渐失效，半导体产业的创新焦点正沿着“More than Moore”的路径延伸。台积电（TSMC）的护城河早已超越了晶体管微缩的单一维度，其在先进封装技术领域的持续革新同样构成了强大的技术壁垒。而当前这一领域的核心，便是CoWoS（Chip-on-Wafer-on-Substrate）技术。
CoWoS是一种2.5D先进封装技术，它将逻辑芯片（如GPU、CPU）与高带宽内存（HBM）紧密集成。其核心是在芯片与封装基板之间引入一层布线极其细密的“硅中介层”（Silicon Interposer）。这层中介层使得不同功能的芯片能够像并排摆放的模块一样，实现超高速、低延迟的数据交换。这种设计突破了传统印刷电路板在传输速度和带宽上的限制，显著提升了芯片的整体性能并降低了功耗。
在全球AI浪潮的推动下，CoWoS已成为生产英伟达H100、Blackwell等高性能AI芯片不可或缺的关键工艺。它不仅有效解决了计算核心与内存之间的通讯瓶颈，还通过极高的集成度大幅缩小了设备体积。可以说，CoWoS是当下支撑大模型庞杂算力需求的技术基石与产能核心。
来自行业机构的预测数据清晰地揭示了这一趋势。在AI、高性能计算（HPC）、汽车和AIPC等应用的强力驱动下，全球先进封装市场预计将从2023年的378亿美元增长至2029年的695亿美元，期间的复合年增长率（CAGR）高达11%。其中，以CoWoS为代表的2.5D/3D封装技术增速最快（CAGR 15%），预计到2029年将占据整个先进封装市场的近40%份额，成为代工厂、封测厂乃至整个半导体产业链竞相争夺的技术高地。
然而，即便是如此强大的CoWoS，其物理尺寸也已经逼近极限。问题的根源可以归结为简单的几何学：我们最强大的AI芯片是矩形的，但封装它们的载体——硅晶圆——却是圆形的。当你试图从一个圆盘上切割出矩形时，边缘总会留下大量无法使用的昂贵材料（超高纯度的硅）。这就像试图用一张圆形的面团制作方形的饼干，边角料的浪费不可避免。这种材料浪费，正是制约CoWoS进一步扩张的瓶颈所在。
为此，作为先进封装领域的领头羊，台积电正在积极推动一场“从圆到方”的封装技术革命，其研发的前沿方向便是CoPoS（Chip-on-Panel-on-Substrate）。
CoPoS被视为CoWoS技术的进化与延伸。其最核心的创新在于，将封装载体从传统的圆形硅晶圆，更换为面积更大的矩形面板（通常基于玻璃或有机材料基板）。这种模式属于扇出型面板级封装（FOPLP）的范畴。由于矩形面板在排布矩形芯片时几乎不会产生边缘废料，且其物理尺寸上限远超300mm晶圆，CoPoS能够容纳数量更多的GPU计算核心与HBM内存堆栈，从而突破现有光罩尺寸限制（Reticle Limit），为制造下一代体积更大、算力更强的巨型AI加速器铺平了道路。
从 CoWoS 到 CoPoS：核心驱动力是什么？
这场技术演进最根本的驱动力，在于突破“尺寸极限”并“降低单位成本”。
1. 突破尺寸限制（Reticle Limit）
现有的CoWoS技术基于12英寸（300mm）圆形硅晶圆，这从根本上限制了单个封装体所能容纳的芯片总面积。面对AI算力需求的爆炸式增长，芯片设计商希望在一个封装内集成更多的计算单元和内存，但圆形晶圆的物理空间已捉襟见肘。CoPoS采用的矩形面板（如515mm × 510mm或更大）提供了数倍于晶圆的可用面积，能够支持制造远超当前规模的“超级芯片”。
2. 提升面积利用率，优化成本
在圆形晶圆上排布矩形芯片，边缘的弧形废料导致材料利用率通常只有70%-80%。而CoPoS的矩形面板能实现近乎完美的“棋盘式”排布，将面积利用率提升至90%以上，甚至超过95%。这种近乎零浪费的材料利用，结合面板级生产线的大批量加工能力，能显著摊薄每颗顶级AI芯片的封装成本。
3. 追求更优的性能与稳定性
随着芯片功耗飙升，传统硅中介层在极大尺寸下更容易出现翘曲和散热问题。CoPoS技术往往与玻璃基板等新材料协同发展。玻璃基板具备更好的机械强度、热稳定性和电气性能，能为高速信号传输提供更稳定、损耗更低的环境。因此，从CoWoS迈向CoPoS，是封装技术从“精密加工”向“大规模、大尺寸集成”的战略性跨越，旨在制造出更强大且更具经济效益的计算模块。
CoWoS vs. CoPoS：一场当下与未来的权衡
将两者进行对比，本质是在“现有工艺的极致精度”与“未来规模的扩张潜力”之间做出选择。
CoWoS：当下的王者
- 优势：工艺极其成熟，互连精度可达亚微米级，确保了GPU与HBM之间顶级的信号传输质量和生产良率。它是目前英伟达H100、H200等芯片无可替代的标准工艺。
- 劣势：受限于圆形晶圆的“空间上限”，且边缘材料浪费导致生产更大规模芯片组时成本高昂。
CoPoS：未来的天花板
- 优势：实现“巨型化”与“高利用率”，能打破尺寸限制，容纳更多计算核心和内存，是制造未来算力怪兽的必经之路。长期看，具备显著的成本下降潜力。
- 劣势：技术门槛极高。在巨大面板上保持芯片对齐精度极其困难，加工过程中的面板“翘曲”控制是巨大挑战，对设备精度、材料学和散热管理提出了苛刻要求。
简而言之，CoWoS代表了现阶段半导体封装所能达到的最高精细度；而CoPoS则着眼于未来，通过克服初期的技术难关，换取无与伦比的扩展性和更优的长期成本结构。
CoPoS技术现状与竞争格局
目前，台积电的CoPoS技术正处在从“实验室研发”向“小规模试产”过渡的关键阶段。尽管FOPLP技术已在一些小尺寸芯片上实现量产，但台积电的目标是直指高性能GPU市场。
行业内在面板尺寸标准上存在竞争，包括台积电主导的310mm方案，以及封测厂商推动的515mm、600mm乃至更大尺寸的方案。其中，600mm×600mm的规格被许多专家视为未来的主流方向。
值得注意的是，英伟达似乎已经为其未来的产品布局占据了先机。据报道，其计划在2028年推出的代号为“Feynman”的GPU，将结合自研芯片设计、台积电全新的A16制程工艺，以及独家提前获得CoPoS封装技术的机会。A16工艺的“背面供电”特性，能为CoPoS连接巨大的芯片集群提供完美布局，形成强大的技术协同效应。
让我们用数据来感受CoPoS的潜力：一个600mm矩形面板的表面积是300mm晶圆的五倍以上。更重要的是，其面积利用率从晶圆的约60%跃升至95%以上。行业估计，CoPoS有望将成品AI模块的总制造成本降低20%到30%。这并非渐进式改进，而是足以改变AI算力经济模型的成本曲线弯曲。
这张对比表格清晰地展现了竞争态势。英伟达正依托台积电，从成熟的CoWoS-L平稳迈向革命的CoPoS。而竞争对手如AMD等，可能不得不探索其他供应商的替代方案（如Intel的EMIB），这无疑是一场高风险的战略博弈，有可能导致他们在起跑线上就落后一代。
总结：几何形状决定的技术霸权
先进封装竞赛的意义，早已远超芯片制造本身。它关乎的不仅仅是制造更便宜、更强大的芯片。当一家公司能够锁定基础制造工艺上长达数年的领先地位时，它便是在巩固其行业霸权，获得对未来整个AI产业经济乃至地缘政治格局的杠杆。
因此，一切又回到了最初那个简单的形状问题。AI的未来不仅将由算法和代码书写，更将由决定芯片如何集成的几何学来决定。下一个十年的赢家，将是那些率先带领产业“逃离圆形统治”的先行者。而剩下的唯一悬念是：谁将被留在旧时代的圆盘之上。
对于关注前沿技术趋势的开发者而言，理解这些底层硬件革新至关重要，它决定了上层人工智能应用的可能性和边界。半导体领域的每一次“方寸之争”，都可能在未来掀起滔天巨浪。如果你想深入探讨更多关于算力、智能 & 数据 & 云基础设施的前沿话题，欢迎在云栈社区与同行们交流碰撞。
发表于 昨天 19:14
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